본고에서는 CPW, 차등 마이크로스트립 및 관통전극의 전기적 특성을 보여주고 있다. 이는 1mm 길어진 CPW가 9GHz 대역폭(낮은 혹은 중간 등급의 데이터 비율 애플리케이션에 적용되는)을 지지하지만, 반면 차등 마이크로스트립이 7mm 이상의 20GHz 대역폭(고속 데이터 비율 애플리케이션에 적합한)을 이룬다는 것을 지적하고 있다.
자료제공 : IBM

수동 및 능동 회로 테크놀로지의 통합          
    
실리콘 캐리어의 유효 표면은 고밀도 톱-다이 배선 와이어링에 이용될 수 있다. 그리고 또한 애플리케이션 디자인에 의존하는 로컬 통합 수동 부품 및 능동 회로 테크롤로지를 지원할 수 있도록 한다. 이러한 컨셉을 증명하기 위해, 수동-테크놀로지 테스트 평가제품을 만들었다. 여기에서, 전형적인 세라믹 모듈 위의 플립칩 구조가 다이와 기판 사이에 디커플링 커패시턴스(decap)가 통합된 실리콘 캐리어의 삽입물로 어셈블리됐다.
디커플링 커패시턴스가 통합된 실리콘 캐리어는 2.5㎌/㎠ 디커플링 커패시턴스 보다 더 높게 측정되었다. 칩 그라운드 및 전압 접속은 실리콘 캐리어부터 칩까지 만들어지고, 이번 테스트 시제품에 사용된 트렌치 기반 커패시터 어레이 가장 자리에 접속된다(그림 1 및 그림 2 참조). 하드웨어 모델링과 특성 결과는 고주파 혹은 중간 주파수 애플리케이션에서 노이즈를 억제하기 위해 기회가 존재하고 있음을 나타내고 있다.

칩 및 패키지 레벨 통합         

실리콘 웨이퍼가 1) 200~300+㎛ 웨이퍼 두께의 self-supporting, 2) 10㎛ 이하 웨이퍼 두께의 기계적 지지 형태로 프로세스되어 왔기 때문에, 웨이퍼는 절삭, 세척, 본딩 공정을 지난다. 뿐만 아니라 스택 혹은 Si 캐리어 박막 구조의 기계적 지지 구조 제거도 진행된다. 가공된 구조에 의지하는 μ-C4는 또한 인접한 구조에 접합을 위한 웨이퍼 레벨에서 차후 공정을 통과하여 절삭 이전에 추가될 수도 있다. Self-supporting 웨이퍼는 표준 웨이퍼-절삭 작업을 이용해 절삭될 수 있다. 그래서 이들 구조는 칩과 비슷하게 취급될 수 있고, 화학 세척 및 본딩을 견딜 수 있다.
기계적인 지지대 구조는 웨이퍼 관통하면서 그리고 일부분 혹은 전 부분이든 기계적지지 구조를 통과하면서 식각되거나 절삭된다. 후자의 경우를 예를 들면, 실리콘 캐리어 구조는 유기 혹은 세라믹 캐리어 지지를 위해 가공 및 접합되어 왔다. 그리고 기계적 지지대는 레이저 방출 및 화학/열 세척을 포함한 공정들이 조합되어 제거되어 왔다. 칩 스택 구조의 경우, 기계적으로 지탱된 웨이퍼는 인접한 웨이퍼와 결합되거나 혹은 박막 웨이퍼 다이-스택 구조가 기계적 지지대 구조 및 그 다음의 세척의 제거로 이어질 수 있다. 열 혹은 레이저 방출 프로세스는 기계적 지지대 구조 해체를 위해 이용될 수도 있다. 아래에서 IBM 레이저 방출 공정을 자세하게 설명했다.
비가시적인 펄스 UV 레이저 혹은 방출 공정용 IR 레이저의 선택은 무엇보다 다량의 펄스 및 감응력 그리고 기판에 대한 확실한 열 데미지 손실에 의한 식각 폭 컨트롤을 위한 전자의 성능 때문이다. 전형적인 UV 레이저 펄스 폭은 대략 450mJ 레이저 에너지의 약 20~30ns이다. 샘플 표면에서의 빔 사이즈는 거의 0.5~1.5㎠이 될 수도 있다. 결과적으로, 어떠한 손실도 경험하지 않았다면 레이저 광학 때문에 감응력 범위는 900mJ/㎠~300mJ/㎠이다.
PMDA-ODA 폴리이미드(PI) 레이저 절삭임계(laser ablation threshold)는 약 50mJ/㎠이다. 이는 심지어 절삭임계 이하의 감응력을 지닌 큰 스트레스 펄스가 구조에 일반화되었다는 것을 알 수 있다. 이는 절삭을 위한 임계치 이하에서 매우 중요한 ~10mJ/㎠ 감응에 노출되었을 때, ~104Pa 스트레스 펄스가 PMDA-ODA PI 필름에서 나타났음이 보고되어 왔다. 그러나 Doany 및 Narayan은 100mJ/㎠에 육박한 감응력 사용이 심지어 PI 두께가 3㎛일 때도 금속-폴리머 박막 와이어링 구조에 피해를 유발하지 않는다고 밝혔다.



실리콘 캐리어 애플리케이션에서 핸들러 웨이퍼 제어 중 하나의 예는 C4-본드된 상태의 단일화되어 발생한다. 그림 1(a)에서 종단면 구조를 보여주고 있다. 기판 결합 및 칩-투-실리콘 캐리어 결합으로 단일화된 Si 캐리어의 실험이 발전되고 있다. 실리콘 캐리어-투-기판 피치 어셈블리는 200㎛이고, 칩-투-실리콘 캐리어 결합은 양쪽 모두 100㎛과 50㎛으로 향상되었다. 기판에 실리콘 캐리어의 어테치 직후에 관해 앞서 설명한 바와 같이, 릴리즈 및 캐리어 표면(핸들러에 어테치되는)의 클리닝은 특정 폴리머 잔사를 제거함으로써 완성됐다. I/O 패드가 세척되고, 파인-피치 I/O 칩이 그림 1에서 보는 바와 같이 Si 캐리어 표면에 접합되었다.

전기 성능 특성              

Si 캐리어에서 시그널 배선을 위한 두 개의 메인 블록 수립 방법은 수평적인 와이어링과 수직적인 관통전극이다. 이들 부품의 전기 성능은 전형적으로 시간과 주파수 영역 모두에서 특성화된다. 중·저급의 데이터 률 애플리케이션에서는 시간 영역이 강조되고, 하이-엔드 데이터 률 애플리케이션에서는 주파수 영역이 좀 더 강조된다. 다음 부분에서 전형적인 특성의 예들이 이들 Si 캐리어 부품의 전기 성능 잠재성을 보여주고 있다.

중·저 데이터 률의 애플리케이션용 평행 도파관
(CPW)(≤10Gb/s)     

실리콘 캐리어 기술을 이용함으로써, 예를 들어 전자광학 트랜시버(EOT, electro-optic transceiver) 혹은 MMCM의 첫 번째 예(그림 3 참조. GSG(ground-signal-ground)와 GSSG(ground-signal-signal-ground)의 것으로 (a) 종단면, (b)와 (c)는 위에서 본 모습이다)이며, 상대적으로 단 펄스 전파를 이용한 시간 영역으로 특색지어지는 CPW(co-planar waveguides)로 구성된다. 입력 소스 펄스는 197.5㎷ 진폭과 39.8㎰ 상승시간을 가지고 있다. 첫 번째 예에서, 라인 끝자락의 출력 펄스가 기록되어지고 입력 펄스와 비교되어 있다. 동박 컨덕터 두께는 2, 3, 4㎛ 라인 길이는 0.25, 1, 5mm 라인 길이로 다양했다.



표 1에서는 전파된 시그널, 전파된 상승시간, tr의 50% 레벨에서 추출된 지연 평가를 보여주고 있다. 또한 10%와 90% 레벨 사이의 시그널 진폭, -3dB 전파 포인트 및 유닛 길이당 전파 지연 등을 보여주고 있다.

 배선 대역폭은 다음과 같이 정의된다.
하나는 fc=1/2πRC의 ‘3dB 상부’ 주파수를 가지고 있는 저역 통과기(low-pass filter)로써 작동을 위한 배선을 고려할 수 있다. ‘RC’ 개념과 같은 경우, tr=2.2 RC=0.35fc이다. 일그러지지 않은 전파를 유지하기 위해서, 임계 주파수 fc는 데이터-비트 혹은 사이클 타임도 뜻하는 펄스 폭(pw)의 역순과 동일하게 되어야만 한다. 이는 tr,0.35pw를 의미한다. 앞서 볼 수 있듯이, 거의 8.5GHz의 대역폭은 1mm 긴 라인 그리고 거의 6.0GHz의 대역폭은 5mm 긴 라인을 이뤄질 수 있다. 이는 짧은 라인 길이를 넘어 Gb/s 데이터 률 지원에 대응한다.
컨덕터 두께가 2㎛~3㎛까지 다양할 때 약간의 대역폭 향상이 나타났다. 비록 2㎛ 두께 라인이 22.3Ω/㎝의 저항을 지녔다고 할지라도, 4㎛ 라인보다 2.3배 더 큰 5mm의 긴 라인이 실제로 낮다(5.9GHz vs 6GHz). 이는 측정된 커패시턴스가 4㎛ 굵은 선(1.4㎊/㎝ vs 0.97㎊/㎝) 보다 41% 정도 실제로 높기 때문이다. 3㎛ 굵은 라인은 6.2GHz의 약간 더 큰 대역폭을 가지고 있다.
2, 3, 4㎛ 금속 두께 및 5㎛ 폭의 경우에 라인 커패시턴스 값은 각각 0.97, 1.05 그리고 1.37㎊/㎝이고, 라인 저항은 22.3, 13.8 그리고 9.65Ω/㎝이다. 이러한 라인들은 혼합 실리콘 캐리어 구조 제조의 첫 번째 시도였다. 향후 테스트 사이트에서는 종단면(절연체 높이에 달하는 높이의 폭)을 최적화시킬 것이다. 4㎛ 넓이 라인으로 진행될 때의 침식은 유닛 길이당 라인 커패시턴스(유닛 길이당 저항의 감소보다 더 크다)가 증가하기 때문이다. 그래서 지연 및 상승 시간 전파가 늘어난다. 5㎛ 넓은 라인이 또한 종단했다. 라인 너비가 4.9㎛이고, 공간은 5.1㎛이며, 두께는 2.8㎛이고, 실리콘 위의 높이는 2.0㎛이다. 라인 위의 얇은 질화 레이어는 7개의 절연체로 구성된 0.63㎛ 두께를 지녔다. 이들의 치수 및 22.4Ω/㎝의 유닛 길이당 측정된 저항을 기본으로, 금속 저항력은 1.95μΩ/㎝로 나타났다. 축적된 커패시턴스는 Ccal = 0.96㎊/㎝이며, 반면, 측정된 값은 Cmeas = 0.97㎊/㎝ 혹은 단지 0.4% 차이가 난다. 그래서 이들 재질 파라미터는 IBM에서 개발한 CZ2D(모멘트 법의 전자기 분야의 해결책)를 이용한 유닛 길이당 주파수-종속 R(f)L(f)CG 파라미터를 지닌 전송-라인 모델을 얻기 위해서 사용되곤 한다. IBM의 PowerSpice 회로 시뮬레이터는 5mm 긴 라인 사이에서 시그널 전파 시뮬레이트를 위해 사용되었다. 소스는 TDT 측정기 상에서 나타났던 동일한 197.5㎷ 진폭과 39.8ps 상승 시간을 가지고 있다. 소스 임피던스와 터미네이션 모두는 50Ω이었다. 표 2에서는 측정된 것과 시뮬레이트 결과를 잘 보여주고 있다.

커플링 효과는 또한 그라운드-시그널-시그널-그라운드 구조에서 1mm로 고정된 라인 길이의 비슷한 치수의 라인 사이를 연구되었다. 그림 6에서 이를 보여주고 있다. 너비, 두께 및 컨덕터의 공간은 측정된 far-end 노이즈와 함께 표 3에 나열했다. 이 경우, 단지 스텝 소스와 측정된 라인 엔드는 50Ω인 반면 액티브-라인 엔드 및 니어-엔드 콰이어트-라인 엔드는 오픈-엔드이다. 만약 모든 엔드가 제거된다면, Cross-talk는 표 2에 나열된 것과 같이 절반의 진폭이 되었다. 측정된 far-end 노이즈는 14% 미만이고, 11.5% 정도로 낮아질 수 있다. -3dB 주파수와 비교해 보면, 동일한 2㎛ 두께와 비교해 더 좋은 성능을 지닌 3㎛ 두께로 된 라인과 비슷한 양상을 보였다. 라인 두께가 4㎛로 더 늘어날 때 성능이 줄어들기 시작된다.
전체적으로, 크로스토크는 패키지 배선에서의 변수 발생과 비슷하고, 온-칩 와이어링보다 더욱 낮다. 그래서 실리콘 캐리어는 저손실의 온-칩 와이어링의 대역폭을 확장할 수 있다. 그리고 또한 레벨에서 보여준 낮은 노이즈를 지닌 고밀도 와이어링을 제공할 수 있다.

 


고속 데이터 애플리케이션용 차원 다른 마이크로스트립
(≥10Gb/s)       

다음의 예에서는 그림 4에서 보는 바와 같이 고속 데이터 전송비율 애플리케이션(10Gb/s 이상)용의 차원이 다른 마이크로스트립 라인을 포함하고 있다. CPW(co-planar waveguide) 구조와 대조적으로 시그널 컨덕터는 로시 실리콘 기판(lossy silicon substrate)을 대비하기 위해 실드로 처리되어서 전체 감쇠(overall attenuation)를 감소한다. CPW이 싱글-엔드가 아니라 임피던스 제어가 되는 동안 라인은 100±10Ω 차동 임피던스(differential impedance)를 충족시키도록 설계되었다. 이 결과가 대역폭에서 상당한 이득을 발생할 것을 볼 수 있을 것이다. 테스트 구조는 라인 길이 범위가 0.5mm~0.7mm까지 보였다. 마이크로스트립은 GSSG(ground-signal-signal-ground) 마이크로프로브를 이용해서 접촉된다. 아이 다이어그램(Eye diagram) 측정은 라인이 몇 mm 이상의 20Gb/s 데이터를 전송할 수 있는지를 보여주고 있다. 예를 들어, 그림 5에서는 20Gb/s에서 7mm 마이크로스트립 길이가 아이 오프닝에 적용될 수 있음을 볼 수 있다.



주파수 도메인 측정은 캘리브레이션 기판과 SOLT(short-open-load-through) 기술 레퍼런스를 이용한 프로브 팁을 조정한 벡터 네트워크 분석기를 이용해 이뤄졌다. 감쇄는 서로 다른 길이 마이크로스트립 라인의 직렬 T-파라미터의 고유값 분석을 이용한 S-파라미터(그림 6 참조)로부터 얻었다. 이는 7mm 20GHz에서 총 감쇄가 약 3dB라는 결론을 내릴 수 있다; 즉, 이 라인 길이에서 대역폭이 20GHz이다. 이는 단지 5mm 길이 CPW를 이를 수 있는 6GHz 대역폭 이상이다. 보는 바와 같이, 시뮬레이션 일치는 금속의 저항성은 지적된 범위 내에서 다양할 수 있다는 사실이 매우 잘 고려되었다. 시뮬레이션된 파라미터 보고서에 따르면, 감쇄가 컨덕터 손실에 의해 완벽하게 좌우된다는 것이 발견되었다. 산화 내의 손실들은 무시할 수준이다. 또한 실리콘의 존재는 그라운드 플레인으로 충분하게 실드되는 역할을 하지 못한다.



시뮬레이션에서 보면, 차등 특성의 임피던스는 약 40GHz에서 105Ω로 결정된다. 이는 보통 ±10% 마진을 가진 100Ω 디자인 포인트의 경우 매우 충분하다. 그러나 이는 라인이 극도로 매우 좁다는 것과 넓은 라인(즉, 4.5㎛ 대신의 5㎛)이 좀 더 적합해질 수도 있음을 보인다. 라인 폭 내에서의 증가는 임피던스와 감쇄를 동시에 낮춘다. 전체적으로, 이는 차등 마이크로스트립 구조를 이용해 몇 mm 이상 고속 데이터 전송비율(10Gb/s 이상)이 쉽게 달성될 수 있다는 것이 명시되기 시작했다.

관통전극 인덕턴스   
        
마지막 예제(그림 7 참조)는 2개의 반환 비아(G)에 하단부에서 시그널 라인으로 묶임으로써, 중앙 비아(S)를 지닌 3개의 비아로 구성되어 있다. 총 비아 직경은 70㎛이고, 비아 피치는 100㎛이었다. 185㎛ 및 271㎛ 두께를 지닌 두 개의 웨이퍼는 GSG(ground-signal-ground) 사이트에서 측정되었다. 사이트는 625㎛의 500㎛ 혹은 625㎛ 스트랩의 200㎛으로 뒷면에 묶였다. 구조는 GSG 마이크로프로브를 가지고 프로브되었다. 그리고 레퍼런스 기판에 SOL(short-open-load) 캘리브레이션 한 후에 반사 계수는 45MHz~40GHz까지 벡터 네트워크 분석기를 가지고 측정되었다. 그런 후에 비아 인덕턴스(Lvia)는 다음과 같은 방법을 이용해 반사 데이터로부터 추출되었다. 입력 임피던스는 Ω=2πf인 곳에서 ZL = R + j(i)Ltotal로 추정된다. 반사는 입력 임피던스로 전환되면 될수록, 가상의 부분과 총 임피던스(Ltotal)는 적합한 경사가 얻을 수 있다. 측정용 단순하게 동등한 회로와 비아 인덕턴스 추출은 그림 7에 보여주고 있다. 이 단순한 접근법은 거의 30GHz에 근접하는 우수한 적합을 일반적으로 제공한다.



싱글 비아의 값은 내려온 싱글 비아의 합계와 평행상에서 두 개의 반환 비아의 합계인 총 임피턴스(즉, 스트랩의 조력 및 상호 인덕턴스가 무시된)를 추정함으로써 최종적으로 판명된다: Ltotal = Lvia + 1/2Lvia, 이후 Lvia = 2/3Ltotal이다. 차등 두께의 두 개의 웨이퍼에서 여러 위치를 측정했다. 총 인덕턴스을 위한 각각의 웨이퍼가 측정된 값은 그림 8에서 보여주고 있다. 곡선 사이의 미세한 퍼짐은 띠 크기(더 큰 띠 크기는 더 낮은 총 인덕턴스와 관련이 있다) 때문이다. 퍼짐은 비아 인덕턴스 축출에서 Lstrap 항목을 무시할 정도로 충분하다.

전기적 특성 결론          
본 섹션에서는 CPW, 차등 마이크로스트립 및 관통전극의 전기적 특성을 보여주고 있다. 이는 1mm 길어진 CPW가 9GHz 대역폭(낮은 혹은 중간 등급의 데이터 비율 애플리케이션에 적용되는)을 지지하지만, 반면 차등 마이크로스트립이 7mm 이상의 20GHz 대역폭(고속 데이터 비율 애플리케이션에 적합한)을 이룬다는 것을 지적하고 있다. 칩 위에서보다 이러한 배선이 낮은 저항손실(resistive losses) 및 더 낮은 크로스토크이기 때문에 실리콘 캐리어는 BEOL 와이어링보다 더 높은 대역폭을 제공할 수 있다. 하지만, 어떠한 거대한 등급도 없는 크로스토크를 지닌 패키지 배선보다 고밀도 와이어링을 제공한다. 관통전극의 주파수 영역 측정은 실행되었고, 100㎛ 피치용 0.15pH/㎛의 효과적인 비아 인덕턴스는 간단한 등가 회로모델을 이용해 축출되었다. 이 낮은 인덕턴스는 저-왜곡 시그널 배선 및 저-인덕턴스 전원-전달 네트워크에 중요하다.