홈   >   Special Report 이 기사의 입력시간 : 2013-10-04 (금) 12:25:25
실리콘 관통전극 테크놀로지
실리콘 기반 차세대 SoP의 발달 Ⅰ
2013-10  자료출처 : IBM
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대다수 칩 애플리케이션의 경우, 시스템 복잡성 및 제조 프로세스 통합 등의 요구사항 때문에 하나의 칩 솔루션을 허용하지 않았지만, 반면에 이종 반도체 테크놀로지에서는 점차 요구되고 있다. 고밀도 I/O 배선이 필요한 분야에서는 이러한 이종 반도체 테크놀로지 배선을 필요로 하고 있다. 최소화가 요구되는 애플리케이션의 경우, 세라믹 혹은 유기물 칩 캐리어와 같은 전통적인 패키징 테크놀로지는 원하는 수준의 I/O 배선을 지원하지 못할 수도 있다.


실리콘 캐리어(silicon carriers) 적용 SoP(System-on-Package) 테크놀로지는 모듈 디자인의 유연성과 이종(異種) 칩의 고성능 통합을 제공하는 잠재력을 가지고 있다. 그리고 또한 2D 및 3D 칩 애플리케이션이라는 넓은 범위에서 고-수율/저-생산비용이 가능한 확실한 칩 제조능력도 제공한다. 핵심 기술에는 실리콘 관통전극(silicon through-via) 기술, 고집적 와이어링(high-density wiring), 칩의 많은 I/O 배선, 테스트 지원 및 어셈블리 기술 등을 포함하고 있다. 실리콘 관통전극은 효과적인 area array 신호, 전력 및 이들 박막 실리콘 패키지를 관통한 실리콘 배선을 허용케 하는 것이 핵심이다.
고집적 와이어링과 고밀도 칩 I/O 배선은, 실리콘 패키지 이용 ‘가상 칩’이 내재된 시스템-온-칩(system-on-chip)의 성능에 근접한 이종 칩들의 긴밀한 통합을 가능하게 할 수 있다. 실리콘 캐리어 제조는 제조 능력과 mid-UV 리소그래피(후속 CMOS 후공정 디자인 규칙에서 고밀도 패키지 와이어링을 제공하기 위한)에 영향을 미친다. 게다가, 실리콘 캐리어 패키지의 열팽창은 고밀도 칩 마이크로 범프 배선 크기와 비슷한 사이즈에서도 신뢰성 유지에 도움을 주는 칩에 영향을 끼친다. 추가적으로, 이종 칩 통합인 SoP 칩은 우수한 칩들인 수동부품 통합, 능동소자 및 전자광학 구조 또한 기능검사 성능 등을 필요시 마다 유지하면서 시스템 수준의 성능을 향상시킬 수도 있다. 본고에서는 기술적인 문제와 실리콘 캐리어 테크놀로지의 새로운 애플리케이션을 향한 최근 발달 동향에 대해 알아본다.

서문

지난 30년 동안, IBM은 1970년대에 멀티칩 모듈(MCM), 1980년대 및 1990년대 열전도 모듈(TCM) 그리고 1990년대 및 2000년대 최첨단 유기 마이크로-비아 빌드업 레이어 기술들을 소개해 왔다. 실리콘 기반 패키징(SBP)은 가까운 시일 내에 패키징 테크놀러지에 잠재적으로 영향을 줄 것이다.
차세대 칩들은 실리콘 관통전극, 고밀도 와이어링 및 파인-피치 배선이 가능한 실리콘 캐리어를 이용할 것이다; 이들 디바이스는 첨단 냉각 테크놀로지와 새로운 테스트 능력에 영향을 끼칠 수 있고, 2D 및 3D 구조를 지원할 수 있다. 첨단 반도체 회로 디자인은 106~108cm-2 범위의 배선 밀도를 가져 1억 회로 이상을 포함할 수 있다. 결과론적으로, 가장 낮은 비용, 가장 적은 사이즈 및 최상의 성능을 지닌 칩들은 SOC 칩 솔루션을 자주 이용해왔다. 시스템 기능은 호환 가능한 반도체 프로세스를 이용해 싱글 웨이퍼 위에서 제조될 수 있다.
많은 칩 애플리케이션의 경우, 시스템 복잡성 및 제조 프로세스 통합 등의 요구사항 때문에 하나의 칩 솔루션을 허용하지 않았지만, 반면에 이종 반도체 테크놀로지에서는 점차 요구되고 있다. 고밀도 I/O 배선이 필요한 분야에서는 이러한 이종 반도체 테크놀로지 배선을 필요로 하고 있다. 최소화가 요구되는 애플리케이션의 경우, 세라믹 혹은 유기물 칩 캐리어와 같은 전통적인 패키징 테크놀로지는 원하는 수준의 I/O 배선을 지원하지 못할 수도 있다. 실리콘 관통전극의 칩 적층 및 패키지와 같은 새로운 패키징 방법은 보완할 수도 있거나, 혹은 첨단 와이어-본드 칩 적층 패키지 및 세라믹 혹은 유기물 칩 캐리어와 같은 전통적인 배선과 패키징을 대체할 수도 있다. 실리콘 관통전극 및 고밀도 와이어링이 가능한 실리콘 캐리어는 타이트한 이종 칩 테크놀로지의 통합과 새로운 ‘가상 칩’ 혹은 SoP 솔루션을 지닌 SoC 성능을 달성한다는 의미를 가지고 있다.
실리콘 캐리어 테크놀로지 기반 SoP 테크놀로지의 목적은 1) 모듈러 칩 디자인의 유연성 제공 2) 싱글칩 통합과 동등하거나 초과하는 성능의 이종 칩 테크놀로지들의 통합 3) 높은 칩 제조 수율 지원 4) 낮은 칩 생산비용 지원이다. 실리콘 캐리어를 가지고서, 각각의 칩은 시스템 성능 및 제조 수율을 위해 개별적으로 최적화될 수 있다. 실리콘 관통전극 기반 패키징은 전기 광학 테크놀로지를 가진 새로운 SoP 칩의 토대를 제공할 수 있다. 그리고 실리콘 기반 소형 멀티칩 모듈(㎜CM, mini-multichip module)은 일반 상업용과 특수용 칩 애플리케이션에서 모두 매력적이다.
패키지 배선과 와이어링을 위한 실리콘 기반 패키징 솔루션은 1972년에 제안된 실리콘 패키지를 시작으로 지난 30년 동안 제안되어 왔다. 그러나 이 같은 방법들이 칩 혹은 실리콘 패키지를 위해 경계선 접합에 이용되어 왔으며, 경계선 접합은 전력 분산 및 I/O 신호 제한이라는 점 때문에 자주 부적합하다고 여겨져 왔다. 실리콘 기반 패키징은 후공정(back-end-of-line, BEOL) 프로세스를 활용해 고밀도 와이어링을 제공할 수 있다. BEOL 와이어링 접지 규칙은 고수율 및 저생산비용이 가능한 이전 실리콘 세대의 것이 된다.
실리콘 캐리어의 열팽창은 높아지는 칩-패키지 인터페이스 신뢰성의 캐리어에 실장된 실리콘 디바이스와 동일하다. 또한 정합(整合) 열팽창은 솔더 마이크로범프(μ-C4) 혹은 칩과 실리콘 캐리어 간의 동박 배선과 같은 진일보된 배선의 이용을 가능케 한다. 게다가 이 기술은 캐시 메모리용 DRAM, 위상동기회로(phase-locked loop) 혹은 I/O 드라이버와 같은 캐리어 자체에 수동소자의 임베디드를 가능하게 한다. 관통전극(through-via)이 가능한 실리콘 캐리어는 혼합 반도체 테크놀로지들을 지원할 수 있으며, 능동 혹은 수동 회로와 전기광학 테크놀로지의 고밀도 I/O 와이어링 배선을 제공할 수 있고, 3차원 회로집적을 지원할 수 있다. SoP 실리콘 캐리어 테크놀로지는 반도체 리소그래피 내에서 진일보된 확장성으로 고-성능 및 저-비용 패키징 솔루션을 모두 제공할 수 있다.



그림 1에서는 패키징 테크놀로지 내에서 1) 열 냉각, 2) first-level 배선 및 패키징, 3) second-level 배선 및 PCB 3가지 영역으로 나눠 발전되고 있는 추세를 보여주고 있다. 진일보된 열 냉각용 인터페이스 재료는 50W/cm-2~90~120W/cm-2까지 직열 전도(direct heat conduction) 용량을 향상시킬 것이다.
또한, 냉각은 마이크로-채널 수냉(liquid cooling)의 수용제 혹은 수용제의 충돌제트(jet impingement)로 이뤄질 것이고, 그래서 칩 동작 온도를 내릴 것이다. 동작 온도 하락으로 칩 성능이 증가하기 때문에, 수냉은 성능 밸런스와 용량 냉각을 위한 칩 설계 디자인의 최적화를 제공한다. 플립칩 기술과 같은 First-level 배선 테크놀로지는 파인 I/O 피치 및 와이어링(유기물 및 세라믹 패키징 솔루션 본연에 기반 된)을 향한 진일보를 거듭하고 있다. 칩 적층(chip stacking) 및 패키징용 실리콘 적용과 같은 이머징 솔루션(emerging solution)은 더 높은 레벨의 집적에서도 적용될 수 있다. 더 높은 칩 집적은 3D 칩 와이어링을 통해 이뤄질 수 있지만, 이 같이 늘어난 집적 성능으로부터의 이점을 위해서는 효율적인 비용의 어셈블리 및 테스트를 지닌 정밀 정렬(precision alignment)이라는 핵심 애플리케이션이 적당한 신뢰성을 가져야만 한다.
Second-level 배선의 발전 및 향상된 PCB는 전기 및 광학 배선을 혼합함으로써 더 많은 통신 주파수를 지원하기 위해서 요구되고 있다. 광학 집적은 전기 와이어링보다 더 낮은 전력과 더 긴 거리에서 늘어난 통신 대역폭을 제공할 수 있다. 그렇지만 짧은 거리의 경우, 광학 집적이 낮은 비용으로도 사용 가능하거나 혹은 공간 한계로 인한 실용화가 이뤄질 때까지, 전기집적이 비용 효율적인 방법으로 더 높은 주파수를 사용될 수 있도록 지속적으로 연구되리라 기대된다.

그림 2에서는 향후의 2D/3D 패키지와 집적 레벨을 향상시키는 칩 집적 방법의 일부 프로젝트를 보여주고 있다. 실리콘 칩 적층, 실리콘 캐리어 혹은 3D 칩 회로를 이용한 방법들은 모듈러 디자인, 향상된 성능 및 낮은 제조비용과 같은 이점을 제공한다. 특정 새로운 패키징 테크놀로지, 어셈블리, 테스트 및 신뢰성의 경우에는 늘어난 집적 용량 및 성능의 이점을 주기 위해서 비용-효율적이 되어야만 한다. 와이어-본드 칩 적층 테크놀로지와 비교해 실리콘 관통전극은 또한 회로(더 높은 주파수 동작을 지원하는 낮은 전기적 기생손실(electrical parasitic losses)을 지닌) 간의 배선 거리가 더 짧다. 실리콘 캐리어 MMCM은 전기/광학 부품의 집적을 위한 높은 유연성을 제공한다. 게다가 전도성 관통전극 와이어링인 실리콘 캐리어는 집적 수동소자, MEMS 및 광학부품의 자기정합 어셈블리용 미세가공 홈(micromachined recesses)을 포함할 수 있다.
추가적으로, 실리콘 캐리어 상면의 파인피치 μ-C4 접합 패드는 플립칩 실장 부품 사이에서 고밀도 배선을 가능케 한다. 칩-투-칩 공간, 칩 사이 와이어링, I/O 밀도는 고성능 이종 테크놀로지의 집적을 지원하는 현재 패키징 용량과 비교해 10X~100X 만큼 향상될 수 있다. 실리콘 캐리어는 실리콘 칩의 그것과 동일한 팽창의 열 계수를 가지고 있기 때문에, 솔더 배선을 위해 배선 피치들이 수십 미크론 혹은 더 작게 측정될 수 있을 것이며, 동박 배선을 위해 훨씬 더 작게 될 수 있을 것으로 기대된다. 적층-웨이퍼 구조를 이용한 3D 회로 집적의 경우, 지속적으로 진일보된 웨이퍼-레벨 프로세스/집적이 3D에 유리한 와이어링을 제공하기에 심지어 더 짧은 망 길이를 제공할 수도 있다.



그림 3은 실리콘 기반 패키징 애플리케이션의 대표적인 그림이다. 그림 3의 a)는 집적된 칩 적층/인터포져, b)는 광학 전기 트랜시버 c)는 MMCM의 종단면 모식도를 보여주고 있다. 본고에서는 최근 실리콘 관통전극 패키지, 최적의 칩 적층, 실리콘 기반 전기-광학 패키징 및 MMCM 패키지 집적을 적용한 SBP 테크놀로지의 발전동향을 설명하고 있다. 생산현장 산업계의 진일보, 디자인 고려사항, 이론 및 경험적 결과에 대해 논의하고, 실리콘 관통전극 컨덕터의 제조를 위한 기계적인 문제들을 핵심적으로 설명한다.

칩 적층 및 통합을 위한 산업계 진일보 

1972년 수동 혹은 능동 실리콘 캐리어에 연결된 μ-C4에 의해 제안된 실리콘-온-실리콘 구조가 D. J. Bodendorf 등에 의해 보고되었다. 제안된 캐리어의 한 가지 이점은 칩간 열팽창의 동일한 계수이고, 배선의 열사이클 피로 문제를 해결한다는 것이다. 그래서 칩-온-칩 적층을 적용하는 산업계에서는 와이어 본딩 및 VLSI(very-large-scale-integration) 반도체 칩의 시스템 통합에서의 이용과 같은 다양한 방면으로 사용하고 있다. 통합의 확산은 특히, 1990년부터 현재까지 신중하게 진행되어 왔다. 1990년대 초반 칩 적층 테크놀로지를 예로 들자면, 접착제를 가지고 두 개의 칩을 붙이고, 칩 주변에 와이어-본드하면서 시작되었다.

1990년대 중반, 칩 적층의 예를 들자면, 단지 두 개 칩을 이용해 메모리와 마이크로프로세서 배선을 위해 자주 이용되었다. 시간이 흐른 뒤, 칩 적층 테크놀로지는 단지 와이어 본딩만으로 혹은 칩과 칩의 배선(어레이 솔더 접합, 패키지에 배선을 제공하는 커다란 다이에 소형 칩(다이)이 표면실장으로 결합된)과 같은 다양한 적층 형태로 발전했다. 더욱 복잡해진 칩 적층 테크놀로지의 제품들이 8개 혹은 그 이상의 칩을 위해 2개의 적층되었고, 경계 와이어-본드 배선, 유연한 패키징 겹침 혹은 플립칩 배선의 조합 및 와이어-본드 배선을 이용해 등장했다. 그림 4에서는 이들 제품들을 보여주고 있다. 그림 4(a)에서는 1.4㎜ PBGA(plastic ball grid array) 패키지 및 1.5W 전력손실(거의 100개 사이의 다이 접합 및 3㎜ 미만의 와이어본드 길이로 산업계에서 사용이 가능한 100㎛의 와이어본드 다이 피치를 지원한다)보다 적은 와이어-본드 칩 적층을 보여주고 있다. 그림 4(b)는 플립칩 적층과 1.4㎜의 많이 와이어-본드된 PBGA 패키지(2W 전력손실, 16개의 배선/㎟ 플립칩 접합 및 300㎛ 패키지가 다이 상부 경계선에 와이어 본드된 배선)를 나타내고 있다. 그림 4(c)에서는 열적으로 향상된 플립칩 적층(8W 전력손실의 리드를 이용한 3.7㎜의 많은 BGA 패키지)을 보여주고 있다. 좀 더 최근에는, 산학연(독일의 Fraunhofer Institute, the University of Alabama, 일본의 the Association of Super-Advanced Electronic Technologies(ASET), the Interuniversity MicroElectronics Center (IMEC))이 새로운 차세대 칩 적층 테크놀로지와 SiP 혹은 SoP 제품들을 보고하고 있다. 칩 적층 테크놀로지 연구소의 보고서에서는 실리콘 관통전극 제품의 장점과 현존하는 와이어-본드 테크놀로지 제품과 비교한 예를 담고 있다. SiP 및 SoP 보고서에서는 전통적인 패키징, 전형적인 세라믹, 유기물 및 수동부품 집적 및 2D/3D 와이어링 집적을 이용한 박막-필름 테크놀로지의 확산을 예로 들었다. 
칩 적층 및 첨단 SoP 패키지 배선 솔루션을 이용해 적용될 수 있었던 시스템 통합의 더욱 향상된 수준을 향한 연구는 1990년대 후반에서부터 지금까지 진행되어 왔다. SoP 테크놀로지는 고밀도 I/O 칩 적층, 칩에서 패키지로의 고밀도 I/O 배선 혹은 광학전자기기에서 필요로 하는 수준의 통합에 이용할 수 있다. 이러한 구조는 통합된 수동소자 및 3D 설계 구성에 있어서 통합 회로에 이점을 준다. 3D 설계는 일상품 및 복잡한 가전제품들 자체를 최소화시킬 수 있다. 1990년~2000년대 동안 IBM의 첨단 집적기술은 반도체 BEOL 와이어링 접지 규칙에 영향을 미쳤다. BEOL 와이어링 규칙은 일반적인 패키징 와이어링 규칙보다 10~100배 더욱 미세하고, 이미 구성된 제조 프로세스 및 장비들을 이용해 고-수율을 낼 수도 있다. 산학연 연구에서 IBM은 실리콘 관통전극 테크놀로지를 연구 담당했다. 이 테크놀로지는 새로운 종류의 가전기기에서 요구하는 높은 I/O 밀도, 고성능 및 저-생산비용을 충족시킬 수 있다.

시스템 디자인을 위한 애플리케이션 및 고려사항  

SoP 테크놀로지의 근본적인 이점은 자체적으로 높은 집적 모듈러 시스템 혹은 최적화된 비용, 사이즈 및 성능을 가진 하부 시스템을 지원할 수 있다는 것이다. 그리고 타임투마킷을 실현할 수 있고 칩 디자인 블록(구분)의 재사용이 가능하다. 따라서 중요한 것은 패키지 테크놀로지, 어셈블리, 테스트 및 신뢰성의 일반적인 사항들뿐만 아니라 전체 시스템 기능요구 및 제조 프로세스와 관련한 디자인 측면이 반드시 고려되어야만 한다. SoP 테크놀로지는 다층 첨단 패키징 기술로 최종 애플리케이션에 커스터마이즈 솔루션이 가능하도록 조합할 수 있다.
SoP가 사용될 수 있는 시장으로는 이미지 센서, 고밀도 메모리 플래시카드뿐만 아니라 RF 및 무선 디바이스(초창기 휴대전화, WLAN, 블루투스 솔루션) 및 파워서플라이, 자동차 전장 등이 있다. 최근에 SoP 애플리케이션은 일반적으로 모듈, 적층-다이 패키지, 적층된 패키지 이 3가지의 범주 중 하나에 포함된다. 비록 플립칩/와이어-본드 조합이 점차적으로 증가하고 있음에도 불구하고 와이어 본드된 다이 적층과 결합된 박리 기판이 시장에서 우세를 보이고 있다. 적층-다이 CSP가 선도적으로 이용되고 있는 상업 분야로는 핸드셋 시장이 대표적이다. 이는 메모리 기능의 확대(메시지, 컬러 디스플레이, 쌍방향 게임 및 또 다른 기능들)와 동시에 사이즈 감소를 향한 디자인 압박 때문이다.

실리콘 배선 및 집적

가용한 실리콘 캐리어의 3가지 테크놀로지는 싱글칩 모듈 배선 혹은 패키지 상에 시스템을 올리기 위한 이종 반도체 칩의 멀티칩 집적 애플리케이션을 가능하게 한다. 첫 번째는 칩과 실리콘 캐리어간의 μ-C4 배선 테크놀로지이다. 두 번째는, 결합시킬 때 고정도의 배선을 제공하는 파인-피치 와이어링 및 가용한 실리콘 관통전극 테크놀로지이다. 이 기술은 SoP 제품에서 고대역 집적을 지원할 수 있다. 세 번째는, 어셈블리, 테스트 및 모듈 신뢰성 테크놀로지이다. 이 기술은 원하는 가전제품 애플리케이션을 지원할 수 있다.
멀티칩 모듈의 경우, 칩에 근접하게 위치한 다층의 고속 I/O μ-C4 배선은 모듈/보드 레벨 패키징으로부터 캐리어의 안과 밖으로 전력/접지 및 시그널이 전송되도록 한다. 이러한 구조에서 각각의 칩은, 최근에 표준 first-level 패키징 방법으로 인해 효과적으로 취급되고 있는 것보다, 방대하고 거대한 수의 I/O 및 전력/접지 접합을 자체적으로 형성할 수도 있다. 캐리어 관통전극 밀도의 가변이 가능한 오프-캐리어 배선(off-carrier connection)은 산업계 표준 first-level 패키징 C4 피치와 동일하게 하려는 경향이 있다. 관통전극 프로세싱의 한계는 캐리어 두께가 Si 웨이퍼의 보통 스타팅 두께 가공으로만 제조되는 요구를 포함에도 불구하고, 캐리어 사이즈는 전형적으로 거대한 칩의 그것에서부터 특정 배수만큼 더 거대해질 수도 있다. 이하에서는 Si 캐리어 생성에 사용되는 핵심 기술들을 설명한다.


μ-C4 배선의 발달 
배선의 배열 밀도 증가는 솔더 범프의 피치/직경 내에서의 감소를 요구한다. 반도체 테스트 칩들과 실리콘 캐리어 테스트 제품이 일반 업계 표준인 200㎛ 혹은 225㎛ 피치 상의 100㎛ 솔더 범프와 대조적으로 50㎛ 피치 상의 100㎛ 피치 및 25㎛ 마이크로범프 직경의 50㎛ μ-C4 직경으로 성공적으로 가공되어 오고 있다. μ-C4 배선을 이용한 이 같은 발전은 200㎛ 피치의 표준 플립칩 배열보다 훨씬 많은 I/O 밀도가 16배 이상 향상되었다.
솔더의 범위와 다양한 BLM(ball-limiting metallurgies)가 고융점 솔더 PbSn(97/3), 용융 솔더 PbSn(37/63), 무연 솔더(Sn/Ag/Cu 계열의 솔더) 및 AuSn(80/20) 등을 포함해서 넓어졌다. BLM 연구는 TiW/CrCu/Cu/Ni/Au, Cr/CrCu/Cu/Au, Ti/Cu/Ni/Au, Ti/Ni/Au, Ti/Cu, Cr/Cu/Cu/Ni/Au 등과 같은 조성합금들이 포함되었고, 솔더 배선에 의존되는 것들도 고려되었다.



도금도통 레지스트 프로세스에는 그림 5에서 보는 바와 같이 μ-C4의 제조 일부가 이용되고 있다. 솔더 체적 감소는 레지스트 마스크를 통한 도금 솔더로 인해 이뤄진다. 도금된 μ-C4 범프 사이의 seed metal 제거는 무시할 수 없는 BLM 밑 부분 잘라내기가 가능하도록 에칭액을 사용해서 이뤄진다. 리플로우 이후, μ-C4 범프 높이는 100㎛ 피치 및 50㎛ 피치 칩 모두에서 25㎛ 미만으로 설정되었다. 최대 높이의 편차는 8개 이내로 했다. 웨이퍼는 4㎛ 미만이었다.



그림 6에서는 리플로우된 전형적인 μ-C4 범프의 SEM(scanning electron microscopy) 사진을 보여주고 있다. 반면, 그림 7에서는 100㎛ 피치 및 50㎛ 피치 μ-C4 결합된 칩의 종단면을 보여주고 있다. 초창기 연구의 경우, 칩에서 캐리어의 간격은 그림 7(a) 및 그림 7(b)에서 보여주는 것과 같이 100㎛ 피치 및 50㎛ 피치 칩에서 20㎛ 미만이었다. 이러한 솔더-결합 높이는 요즘 많은 애플리케이션에서 사용되고 있는 표준 200㎛ 피치 C4 범프의 전형적인 80~100㎛ 결합 높이보다 낮아진 것이 인상적이었다. 100㎛ 및 50㎛ 피치의 μ-C4 결합 체인의 전기적 특성을 그림 8(a)과 그림 8(b)에서 보여주고 있으며, 대표적으로 그림 8 하부의 표에서는 50㎛ 및 25㎛ 직경의 접합을 위해 싱글 μ-C4-접합 DC 저항과 세 개의 BLM 변동을 보여주고 있다. 초기 결과는 보는 바와 같이 낮은 전체 μ-C4 접합 저항의 Ni BLM의 향상된 젖음성이 결과의 원인이 됨을 나타내고 있다. 특히, 더욱 미세한 피치의 μ-C4에서 그러했다.



실리콘 관통전극 및 파인피치 와이어링의 융합             

실리콘 관통전극 배선이 가능한 실리콘 캐리어는 전력을 제공하고, 오프-실리콘 캐리어(off-silicon carrier)가 칩 회로에 와이어링 신호를 주기 위해 μ-C4 솔더 배선을 이용한다. 일반적인 칩의 백-엔드 X-Y 와이어링을 이용한 μ-C4 솔더 배선의 사용은 칩 사이의 Si 캐리어의 탑 표면을 관통해서 신호 배선을 제공할 수 있다. 일반적인 경우, 실리콘 관통전극의 제조는 다음의 공정 단계들이 포함되어 있다; via definition, 측벽 절연, 비아 금속화 및 가장자리 접합 혹은 캐리어의 인접한 면에 와이어링. 이들 각각의 단계에서는 비아 형상, 비아의 절연과 금속화에 이용되는 재료 및 공정과 관련되어 주의할 만한 도전에 직면해있고, 무수히 많은 프로세스 플로우가 가능해 다양한 분류가 제안되어 왔고 이들 접합 제조에 발전되어 왔다. 이하에서는 특수 애플리케이션 요구를 위한 IBM에서 진행 중인 여러 가지 기술적 구조 및 프로세스 중에서 2가지를 설명한다. 첫 째로, 300㎛ 두께 실리콘이 고려된 하나의 ‘Via-First’ 연구를 설명하고, 두 번째로, <70㎛ 두께 실리콘이 고려된 ‘Via-Last’ 연구법이 도식화되었다. 기발한 구조 및 프로세스의 대체 리뷰는 향후 애플리케이션을 위해 구상되었다.  

Via First
Via-First 분류에서는 캐리어 상에서 생성되는 BEOL 와이어링 레벨 전에 실리콘 관통전극이 에칭, 절연 및 금속화되는 연속성을 설명하고 있다. Via-Last 분류의 경우에는 BEOL 와이어링 레벨이 최초로 생성되고 관통전극 단계는 BEOL 와이어링 및 웨이퍼 박막 그 직후에 완성된다. 표 1에서는 via-first와 via-last 연구법 간의 프로세스 플로우 비교한 예를 보여주고 있다.



Via-First 방법의 한 가지 장점은 200~300㎛ 두께 범위에서 독립된 Si 캐리어를 제조할 수 있는 능력이 있다는 것이다. 이 기술 구조에서 웨이퍼-레벨 공정용 고종횡비(high aspect ratios)를 가진 deep 관통전극을 볼 수 있다. 캐리어를 통한 전기 배선 확장은 실리콘에 처음 정의된 비아에 의해 제조된다. Deep 비아 definition은 Bosch 타입 RIE(Bosch-type reactive ion etch), 극저온 RIE 식각(cryogenic RIE etch) 및 등방성/이방성 습식 식각의 다양한 형태 등을 포함한 여러 가지 방법을 통해서 이뤄질 수 있다. 이러한 제조에 있어서 Bosch 타입 심도 반응성 이온 식각(Bosch-type deep RIE)이 사용된다. 왜냐하면 Bosch 식각의 alternating 침전과 passivation 단계가 300㎛ 깊이의 부드럽고 곧은 측벽을 지닌 관통전극 형성을 가능하게 하기 때문이다. 비아가 define된 이후, 다양한 절연 필름이 비아 내부에서 실리콘과 금속 간의 전기 절연을 제공하기 위해 더해진다. 필름들은 열, silane이 사용된 PECVD(plasma-enhanced chemical vapor deposition), LPCVD nitride 뿐만 아니라 TEOS 타입 oxide이 포함된 기술들을 대비하고 있다. 절연 이후, 비아는 금속화된다.
Deep 비아는 동박 도금 혹은 페이스트 충진체에 의해 충진될 수도 있다. 日 ASET 연구소에서는 Cu로 완전히 도금하고, 레이어 사이를 솔더 접촉으로 연결한 지름 10㎛, 두께 50㎛의 실리콘 관통전극에 의해 접합된 4개 칩의 기계적인 적층을 시연했다. 좁고 완전하게 도금된 상대적으로 얕은 실리콘 관통전극이 연구에 이용되었다. 그러나 캐리어 두께가 두꺼워질 때, 실리콘(3ppm/℃)과 동박(16ppm/℃) 사이의 CTE 불일치가 심각해진다. 지름 50㎛, 두께 200㎛의 열-기계 모델인 완전 도금된 Cu 비아는, CMOS 프로세싱 이후 동안 비아의 중앙에서 반복적인 열-사이클을 통해 Cu가 0.35㎛ 위쪽으로 확산할 수 있음을 볼 수 있다. 비아 구조가 완전하게 설계되지 않았다면, 동박 팽창은 층간절연막(ILD, interlayer dielectric)과 실리콘 크랙의 결과를 초래할 수 있다. 그래서 특수한 비아 지름 및 실리콘 웨이퍼 두께의 선택이 중요해졌다; 두꺼운 실리콘 관통전극에 적당한 하나의 솔루션은 실리콘의 그것과 비교할만한 CTE를 지닌 재료의 deep 비아의 일부 중요 부분을 충진하는 것이다. 텅스텐(W)과 몰리브덴(Mo)은 낮은 CTE(4.5ppm/℃, 4.8ppm/℃) 특성의 금속이다.
물리증착법(PVD, Physical vapor deposition) 혹은 스퍼터 기술은 소형 비아 사이즈용으로 사용될 수도 있다. 그러나 공정이 너무 느리고 deep 비아를 지닌 Si 캐리어 애플리케이션의 등각 요구를 충족시키지 못할 수도 있다. 텅스텐 화학적 기상증착법(CVD, Chemical-vapor deposited)은 라인전단 공정(FEOL) 정각 금속화 선택에 관심이 간다. 그러나 표준 기술을 이용한 일부 마이크로미터의 침전에 실제적으로 제한이 있고, 일반적인 as-deposited 필름은 매우 스트레스를 받는다. W 혹은 Mo 레이저 극소증착(LCVD, Laser-assisted CVD)은 매우 빠르다. 그리고 프로세스가 이들 혹은 다른 저-CTE 금속 및 세라믹을 이용한 deep 비아 충진에 이용될 수 있다. 이들 구조 및 프로세스는 본문에서는 포함하지 않았다. 서로 다른 금속-세라믹 합성물로부터 파생된 충진 재료는 적당하게 낮은 CTE(≪16ppm/℃) 특성을 가지고 있다. 이러한 재료 중 하나는 동박-세라믹 3차원 합성물이다. 이 합성물은 MLC 칩 캐리어 전도성 비아의 제조에 이용되고 있다. 3D 합성물의 이 타입은 단독으로 사용되거나 혹은 도금된 Cu deep 비아 벽면들과 결합해 전도성 관통전극 충진으로 사용될 수도 있다. Deep 비아 측면 위에 도금된 Cu의 두께는 고주파에서 월등한 전도성을 제공하는 작은 마이크로미터로 제한될 수도 있다.



Deep 충진의 어려움인 블라인드 비아(blind via)는 비아 두께로 심각하게 늘어난다. 이는 1:1 직경비율의 비아 충진이 비교적 간단하지만, 비아는 두께 300㎛ 및 특별한 프로세스에서 요구하는 10:1 직경비율 보다 4:1에 가깝다. 그림 9에서는 비아의 예들을 보여주고 있다. 그림 9(a)는 하나의 애플리케이션에서 동박-세라믹 합성물을 이용해 충진된 비아를 보여주고 있다. 그림 9(b)는 도금된 동박과 동박-세라믹 합성물이 혼합된 것을 이용한 비아를 보여주고 있으며, 여기에는 대수롭지 않은 내부 보이드가 나타났다. 그림 9(c)는 비(非) 최적화된 충진 프로세스를 이용해 비아의 bottom에 불완전 합성물 충진의 예를 보여주고 있다. 그리고 그림 9(d)는 이차 후방산란 비아(secondary backscatter via) 이미지이다. 가장 깊은 직경비율 비아는 충진 애플리케이션에서 하나의 혼합물보다 더 많이 요구한다. 그림 9(e)의 비아 구조도에서는 컨덕터, 합성물 및 실(seal)과 함께 deep 관통전극을 위한 칼라 설계(collar design)를 보여주고 있다. 그림 9(f)에서는 합성물 충진 프로세스 이전의 칼라(collar)를 지닌 컨덕터의 종단면 샘플을 보여주고 있다. 거의 300㎛ 두께에 달하는 실리콘을 위한 이들 실리콘 관통 합성물-구조 비아는 BEOL 공정, 열 사이클 및 전기/기계적 스트레스에서 지원하고 있음을 보여주고 있다.

비아 합성물을 보유한 보이드의 사이즈는 충진 프로세스 동안 진공 챔버의 기능이다. 진공 레벨로부터 거의 비슷한 최소 보이드 직경은 약 5㎛이다. 그러나 챔버의 동적인 배출은 비아의 페이스트 충진에서 솔벤트 증발이라는 또 다른 문제를 초래한다. 현재, deep 블라인드 비아에서 보이드 형성에 솔벤트 증발이 어떠한 역할을 하는지 확실히 규명되지 않았다. 그러나 페이스트 건식은 매우 낮은 진공의 충진 프로세스 시 나타났다. Okuno 및 Matsuda 등은 구성성분의 증발 없는 페이스트 사용을 주장했다. 에폭시-기반 칩 언더필 소재는 이 타입의 연구에서 예로 들었다. 그러나 에폭시들은 표준 CMOS BEOL 프로세스 온도에 노출될 정도로 열 안정성이 좋지 않다. 따라서 실리콘 캐리어 애플리케이션에서의 활용도가 제한적이다. 비아가 충진된 이후, 저온 안정된 캐리어가 제거되고, 비아 합성은 강력한 점착성과 일반적인 공정을 위해 이미 준비된 밀봉 구조를 만드는 프로세스 단계를 거쳐서 된다. 다음으로 deep 비아 웨이퍼 위쪽에 와이어링 레벨의 BEOL 프로세스는 PECVD을 이용한 유전체 증착을 가지고 완성된다.
Deep 실리콘 관통전극 위쪽에 싱글 혹은 더블 다마신(dual-damascene) Cu 와이어링을 세우는 핵심요소는 와이어링과 관통전극 간의 전기적인 접합을 만드는 것이다. 앞서 언급했던 것과 같이 deep 실리콘 관통전극 구조는 표준 BEOL 프로세스를 가능케 한다. 실리콘 관통전극에 이르는 BEOL 접합은 deep 비아 주변의 칼라(collar)를 이용해 만들어진다; 이 칼라(collar)와 Cu 도금은 고체의 평면 접합을 가능하게 한다. 그림 10에서는 이러한 종단면을 보여주고 있다.

실리콘 기반 구조 연구는 이전 실리콘-세대 툴이 매우 밀집된 와이어링, 미래의 I/O 피치 충족 및 와이어링 요구를 이루기 위해 현재 강력하게 진행되고 있다. 표준 BEOL 프로세스 및 와이어링 그라운드 규칙은 이들 캐리어의 고-수율 및 저-비용 생산을 가능하게 할 것이다. 동일한 장비들 및 프로세스들은 요구에 따라 빽빽한 ‘fat wires’ 제조까지 사용될 것이다. 실리콘 캐리어 테스트 구조에는 와이어링 치수 범위가 1㎛~10㎛의 선 및 공간(1㎛~4㎛의 Cu 두께 범위를 가진)을 포함한다. 대부분의 칩 설계에서 표준 CMOS ‘fat-wire’ 레벨보다 더 커지고, 길어지고, 두꺼워지지만 이들 BEOL 와이어링 레벨은 현존한 싱글/듀얼 다마신 Cu 프로세스를 이용해 제조된다. 실리콘 관통전극을 이용한 3차원 생성의 예는 그림 11에서 보여주고 있다. 그림 11에서는 두 개의 패턴이 있는 Cu 평판(전력 및 그라운드)이 임피던스 정합된 서로 다른 시그널 레벨 근처까지 확장되었고 각각의 시그널 선이 관통전극의 칼라에 접합됐다.



Via Last
와이어링과 관통전극이 통합된 또 다른 연구는 첫 번째 와이어링을 세우고, 이후 관통전극을 만든다. 이 두 번째 연구법의 경우, 더블 ‘via-last’ 프로세스는 모든 BEOL 와이어링 레벨을 포함하는 전체 처리된 웨이퍼가 시작되고, 탑-사이드 마이크로 접합 터미널 패드는 Ni/Au와 같은 솔더-젖음 가능 배리어 코팅으로 마감처리된다. 이 방법은 200㎛ 미만 두께의 실리콘 캐리어 제조에 특히 유용하다. 그러나 매우 얇은 웨이퍼 프로세스에서는 앞부분에 어테치하기 위해 웨이퍼 핸들러가 요구된다. 게다가, 이 웨이퍼 핸들러 조합은 ~350℃의 PECVD 절연체 증착과 같은 전형적인 BEOL 진공 프로세스 단계를 견뎌내야만 한다. 그러나 최종적으로 핸들러는 쉽게 제거될 수 있어야만 한다(이 경우 하나의 절단된 캐리어는 first-level 패키징에 본드되고 있다). 양면 웨이퍼 본딩은 얼마동안 매우 얇은 웨이퍼 애플리케이션에 사용되고 있다.
Dragoi 등은 저온 융점 왁스 혹은 점착 테이프(상승되는 온도 혹은 UV 노출 하에서 점착성이 없어지거나 혹은 솔벤트 노출에 의해 용해되는)를 이용해 웨이퍼의 양면 본딩 애플리케이션을 논의했다. 웨이퍼 핸들러 제공 옵션 이상의 대안으로는 웨이퍼 표면에 증착되기 전에 식각방지막(etch-stop layer)에 완벽하게 웨이퍼 핸들러로 식각하는 것이다. Landesberger 등의 애플리케이션의 경우, 20㎛ 두께 이하로 웨이퍼가 얇아지고 있을 뿐만 아니라 웨이퍼도 얇야지고 있다. 각기 다른 칩들이 동시에 형성된다. Singulation은 박막 프로세스 동안 노출된 칩 주위의 충분한 deep trench 에칭에 기반하고, 그런 후에 다른 것으로부터 칩이 분리한다. 이 연구의 한 가지 이점은 가장자리가 동그랗게 될 수 있어서 얇아진 칩의 크랙 가능성을 감소시킨다. 좁아진 ‘다이싱 채널(Dicing channel)’은 실리콘 표면의 손실이 감소한다.
저온 안정성 소재들(최대 온도 200℃ 이하)이 Landesberger 및 Dragoi에 의해 사용되었고, 이들은 박막 실리콘 웨이퍼가 여전히 웨이퍼 핸들러에 얽매여 있을 필요가 있는 고온 CMOS 프로세스 부문의 실리콘 캐리어 애플리케이션에 효과적이지 않다. 그래서 고온 안정성 적층 스택이 요구된다.
Stoffel 등은 고온 폴리이미드가 이룰 수 있는 것을 이용해 웨이퍼 박리 방법의 원리를 묘사했다. 웨이퍼 제품으로의 웨이퍼 핸들러의 기본 원리는 ODPA-ODA(oxydiphenylene oxydiphthalimide) 폴리이미드와 같은 고온 열가소성 폴리이미드 접착제의 사용이다. 열가소성 폴리이미드의 중대한 특성은 자체 유리전도온도(Tg, glass transition temperature)가 상대적으로 낮다는 것으로, 이 때문에 디바이스를 가져오기 위한 박리 및 본드 라인에 보이드 잔존 없는 접촉을 위한 웨이퍼 핸들러 동안에 상당한 플로우가 발생할 수 있다. ODPA-ODA(Tg= 270℃)는 압력 및 열가소성 접착제의 박리 온도 ≫Tg 하에서 박리 프로세스 동안 플로우 경험을 할 것이다. 그래서 디바이스와 웨이퍼 핸들러 사이의 우수한 본드를 만든다. 열, UV, 솔벤트 혹은 기타 이러한 연구법은 웨이퍼 레벨에서 어떤 합리적인 방식으로 폴리이미드를 어택할 수 없을 것이다. 그러나 폴리이미드의 레이저 어블레이션(laser ablation)은 잘 알려져 있다. 그래서 적당한 레이저-투명(laser-transparent) 웨이퍼를 이용한 숙련된 플래닝을 기반으로 폴리이미드는 제거될 수 있으며, 그래서 핸들러는 구조에서 방출된다.
본고에서 설명한 실리콘 캐리어 via-last 프로세스의 경우, Au 패드를 포함한 완전한 BEOL 와이어링을 가진 웨이퍼는 PMDA-ODA(pyromellitic dianhydride oxydianiline) 폴리이미드 및 낮은 Tg 접착제로써의 열가소성 폴리이미드를 이용해 글래스 웨이퍼 핸들러에 접착된다; 이들은 디바이스 웨이퍼에 코팅되고 경화된다. 레이저 방출 프로세스를 고려해야만 하는 핸들러 글라스의 광학 특성은 글라스 두께에 달렸다. 선택된 두께는 8인치 웨이퍼 두께와 비견할만하다. 308nm 레이저 파장(초기 웨이퍼 핸들러 방출 프로세스를 위한 선택된 파장)을 이용해서, 이 글라스는 레이저 에너지의 약 80%를 이송한다.
박리된 웨이퍼가 표준 뒷면 연마(back-side grind) 및 광택 기술을 이용해 원하는 수준의 깊이만큼 얇아지기 때문에 포토리소그래피 패터닝(photolithographic patterning)이 웨이퍼 뒷면에 형성된다. 이 공정에서 글라스 핸들러를 사용하기 위해, 뒷면 정렬 툴이 캐리어 전면 패드에 관통전극 레벨을 정렬하기 위해 사용된다.
실리콘 웨이퍼의 뒷면이 패턴 되어졌을 때, 비등방성 식각(deep anisotropic etching)이 실행된다. 이 경우 deep RIE 툴이 이용된다. 비록 Bosch 프로세스가 산화를 위해 매우 많이 선택되고 있지만, 실리콘 식각은 꽤 저돌적(~6㎛/min)이고, 비아 bottom에서 식각 비율 감소를 요구한다. 이는 비아의 기반이 되는 BEOL 접촉 레벨에서 과다-식각이 이뤄나지 않도록 주의해야 한다. 그렇지 않으면, 비아의 foot에 근접한 비아 측면 보호막은 실리콘 언더컷의 형성으로 인해 위태로워질 수 있다. 특히, 이는 바람직하지 않다. 왜냐하면 via-last 프로세스는 고온, 열 산화 혹은 LPCVD 증착과 같은 정각 절연체 프로세스의 사용의 가능성을 불가능하게 한다. 연구에서, 비아의 톱 부분에서 부터 밑 부분까지 컨트롤된 측면 절연체 두께를 이용해 PECVD 증착이 이용되었다. 측면 절연체 두께는 PECVD 장비 및 프로세스 온도에 의존해 톱에서 밑 부분까지 약 2X~3X의 두께를 가지고 다뤄졌다.
금속화가 일어나기 전에, 관통전극의 밑 부분에서의 절연체는 측면 피해 없이 제거되어야만 한다. 비아의 밑 부분에서와 웨이퍼의 표면에서의 산화 두께의 차이를 알고 컨트롤하는 것은 마스크 없는 RIE의 사용을 가능하게 한다. 이는 웨이퍼와 측면의 뒷면에 충분한 절연체를 유지함으로 밑 부분을 개방한다는 의미이다. 다시 말하지만, 비아 베이스 근처의 최대로 얇아진 측면의 침식을 위해서 과다-식각이 이뤄져서는 안된다. 절연체의 오프닝 다음으로, 표준 PVD 리니어/속도, 도금 및 CMP는 관통전극의 벽에 ~2㎛에서 ~5㎛의 불완전한 도금 스킨을 사용된다.
클리닝 프로세스는 웨이퍼가 가장자리 금속 증착에 이동하기 전에 모든 CMP 잔사가 비아로부터 제거되는 것을 보장하기 위해 사용된다. 이 작업의 경우, 표준 Cr/Cu BLM 및 고온 융점의 Pb/Sn 솔더는 몰리브덴 쉐도우 마스크(molybdenum shadow mask)를 이용해 증발된다. 증발 이후, 웨이퍼는 수소 리플로우 오븐을 통과해 보내진다. 솔더, Cu 및 Si 사이에서 CTE가 미스배치로 인한 장기간 신뢰성 문제를 해결하기 위해 BLM/솔더 증착 전에 비록 향후 제품들이 안전하고, CTE-일치 주입기로 중앙 보이드의 충진을 포함하고 있더라도, 솔더는 Cu-라인 비아에 직접적으로 플로우되는 것이 가능하다. 그림 10에서 via-last 금속화 비아의 종단면을 보여주고 있다.
비아에서 어두운 파편은 SEM 섹션 준비동안 연마 슬러리(polishing slurry)의 유입 때문이다. 비아의 중앙에서부터 금속 라인 위쪽의 그것까지 비아를 접합하는 것을 주의해야 한다.

 

 

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