홈   >   Special Report 이 기사의 입력시간 : 2014-03-01 (토) 12:33:45
실리콘 패키지들 Ⅱ
실리콘 기반 차세대 SoP의 발달동향 Ⅱ
2014-03  자료출처 : IBM
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SoP가 적용될 수 있는 시장으로는 이미지 센서, 고밀도 메모리 플래시카드뿐만 아니라 RF 및 무선 디바이스 및 파워서플라이, 자동차 전장 등이 있다. 최근에 SoP 애플리케이션은 일반적으로 모듈, 적층-다이 패키지, 적층 패키지 이 3가지의 범주 중 하나에 포함된다. 비록 플립칩/와이어-본드 조합이 점차적으로 증가하고 있음에도 불구하고 와이어 본드된 다이 적층과 결합된 박리 기판이 시장에서 우세를 보이고 있다. 적층-다이 CSP가 선도적으로 이용되고 있는 상업적인 분야로는 핸드셋 시장이 대표적이다. 이는 메모리 기능의 확대와 동시에 사이즈 감소를 향한 디자인 압박 때문이다.

시스템 디자인을 위한 애플리케이션 및 고려사항           

SoP 테크놀로지의 근본적인 이점은 자체적으로 높은 집적 모듈러 시스템 혹은 최적화된 비용, 사이즈 및 성능을 가진 하부 시스템을 지원할 수 있다는 것이다. 그리고 time-to-market을 실현할 수 있고 칩 디자인 블록(구분)의 재사용이 가능하다. 따라서 중요한 것은 패키지 테크놀로지, 어셈블리, 테스트 및 신뢰성의 일반적인 사항들뿐만 아니라 전체 시스템 기능요구 및 제조 프로세스와 관련한 디자인 측면이 반드시 고려되어야만 한다. SoP 테크놀로지는 다층 첨단 패키징 기술에 각각의 최종 애플리케이션 커스터마이즈 솔루션이 가능하도록 제공할 수 있다.
SoP가 적용될 수 있는 시장으로는 이미지 센서, 고밀도 메모리 플래시카드뿐만 아니라 RF 및 무선 디바이스(초창기 휴대전화, WLAN, 블루투스 솔루션) 및 파워서플라이, 자동차 전장 등이 있다. 최근에 SoP 애플리케이션은 일반적으로 모듈, 적층-다이 패키지, 적층 패키지 이 3가지의 범주 중 하나에 포함된다. 비록 플립칩/와이어-본드 조합이 점차적으로 증가하고 있음에도 불구하고 와이어 본드된 다이 적층과 결합된 박리 기판이 시장에서 우세를 보이고 있다. 적층-다이 CSP가 선도적으로 이용되고 있는 상업적인 분야로는 핸드셋 시장이 대표적이다. 이는 메모리 기능의 확대(메시지, 컬러 디스플레이, 쌍방향 게임 및 또 다른 기능들)와 동시에 사이즈 감소를 향한 디자인 압박 때문이다.


실리콘 배선 및 집적    

3개의 가용한 실리콘 캐리어 테크놀로지는 싱글칩 모듈 배선 혹은 패키지 상에 시스템을 올리기 위한 이종(異種) 반도체 칩의 멀티칩 집적 애플리케이션을 가능하게 한다. 첫 번째는 칩과 실리콘 캐리어간의 μ-C4 배선 테크놀로지이다. 두 번째는, 결합시킬 때 고정도의 배선을 이어주는 파인-피치 와이어링 및 가용한 실리콘 관통전극 테크놀로지이다. 이 기술은 SoP 제품에서 고대역 집적을 지원할 수 있다. 세 번째는, 어셈블리, 테스트 및 모듈 신뢰성 테크놀로지이다. 이 기술은 원하는 가전제품 애플리케이션을 실현할 수 있다.
멀티칩 모듈의 경우, 칩에 근접하게 위치한 다층의 고속 I/O μ-C4 배선은 모듈/보드 레벨 패키징으로부터 캐리어의 안과 밖으로 전력/접지 및 시그널을 전송하는 역할을 한다. 이러한 구조에서 각각의 칩은, 최근의 표준 first-level 패키징 방법보다 더 방대하고 거대한 수의 I/O 및 전력/접지 접합을 자체적으로 형성할 수도 있다. 캐리어 관통전극 밀도의 가변이 가능한 오프-캐리어 배선(off-carrier connection)은 산업계 표준 first-level 패키징 C4 피치와 동일하게 하려는 경향이 있다. 관통전극 프로세싱의 한계는 캐리어 두께가 Si 웨이퍼의 일반 스타팅 두께 가공으로만 제조되는 요구를 포함에도 불구하고, 캐리어 사이즈는 전형적으로 거대한 칩의 그것에서부터 특정 배수만큼 더 거대해질 수도 있다. 이하에서는 Si 캐리어 생성에 사용되는 핵심 기술들을 설명한다.

μ-C4 배선의 발달               

배선의 배열 밀도 증가는 솔더 범프의 피치/직경 내에서의 감소를 요구한다. 반도체 테스트 칩들과 실리콘 캐리어 테스트 제품이 업계 표준인 200㎛ 혹은 225㎛ 피치 상의 100㎛ 솔더 범프와 대조적으로 50㎛ 피치 상의 100㎛ 피치 및 25㎛ 마이크로범프 직경의 50㎛ μ-C4 직경으로 성공적으로 가공되어 오고 있다. μ-C4 배선을 이용한 이 같은 발전은 200㎛ 피치의 표준 플립칩 배열보다 훨씬 많은 I/O 밀도가 16배 이상 향상되었다.
솔더의 범위와 다양한 BLM(ball-limiting metallurgies)가 고융점 솔더 PbSn(97/3), 용융 솔더 PbSn(37/63), 무연 솔더(Sn/Ag/Cu 계열의 솔더) 및 AuSn(80/20) 등을 포함해서 넓어졌다. BLM 연구는 TiW/CrCu/Cu/Ni/Au, Cr/CrCu/Cu/Au, Ti/Cu/Ni/Au, Ti/Ni/Au, Ti/Cu, Cr/Cu/Cu/Ni/Au 등과 같은 조성합금들이 포함되었고, 솔더 배선에 의존되는 것들도 고려되었다.



도금-도통 레지스트 프로세스에는 그림 1에서 보는 바와 같이 μ-C4의 제조 일부가 이용되고 있다. 솔더 체적 감소는 레지스트 마스크를 통한 도금 솔더로 인해 이뤄진다. 도금된 μ-C4 범프 사이의 seed metal 제거는 무시할 수 없는 BLM 밑 부분 잘라낼 수 있도록 에칭액을 사용해서 이뤄진다. 리플로우 이후, μ-C4 범프 높이는 100㎛ 피치 및 50㎛ 피치 칩 모두에서 25㎛ 미만으로 설정되었다. 최대 높이의 편차는 8인치 이내로 했다. 웨이퍼는 4㎛ 미만이었다.



그림 2에서는 리플로우된 전형적인 μ-C4 범프의 SEM(scanning electron microscopy) 사진을 보여주고 있다. 반면, 그림 3에서는 100㎛ 피치 및 50㎛ 피치의 μ-C4 결합된 칩의 종단면을 보여주고 있다. 초창기 연구의 경우, 칩에서 캐리어의 간격은 그림 3(a) 및 그림 3(b)에서 보여주는 것과 같이 100㎛ 피치 및 50㎛ 피치의 칩에서 20㎛ 미만이었다. 이러한 솔더-결합 높이가 요즘 많은 애플리케이션에서 사용되고 있는 표준 200㎛ 피치 C4 범프의 전형적인 80~100㎛ 결합 높이보다 낮아진 것이 인상적이었다. 100㎛ 및 50㎛ 피치의 μ-C4 결합 체인의 전기적 특성을 그림 4(a)과 그림 4(b)에서 보여주고 있으며, 대표적으로 그림 4 하부의 표에서는 50㎛ 및 25㎛ 직경의 접합을 위해 싱글 μ-C4-접합 DC 저항과 세 개의 BLM 변동을 보여주고 있다. 초기 결과는 보는 바와 같이 낮은 전체 μ-C4 접합 저항의 Ni BLM의 향상된 젖음성이 결과의 원인이 됨을 나타내고 있다. 특히, 더욱 미세한 피치의 μ-C4에서 그러했다.



실리콘 관통전극 및 파인피치 와이어링의 융합              

실리콘 관통전극 배선이 가능한 실리콘 캐리어는 전력을 제공하고, 오프-실리콘 캐리어(off-silicon carrier)가 칩 회로에 와이어링 신호를 주기 위해 μ-C4 솔더 배선을 이용한다. 일반적인 칩의 백-엔드 X-Y 와이어링을 이용한 μ-C4 솔더 배선의 사용은 칩 사이의 Si 캐리어의 탑 표면을 관통해서 신호 배선을 제공할 수 있다. 일반적인 경우, 실리콘 관통전극의 제조는 다음의 공정 단계들이 포함되어 있다; via definition, 측벽 절연, 비아 금속화 및 가장자리 접합 혹은 캐리어의 인접한 면에 와이어링. 이들 각각의 단계에서는 비아 형상, 비아의 절연과 금속화에 이용되는 재료 및 공정과 관련되어 주의할 만한 도전에 직면해있고, 무수히 많은 프로세스 플로우가 가능해 다양한 분류가 제안되어 왔고 이들 접합 제조에 발전되어 왔다. 이하에서는 특수 애플리케이션 요구를 위한 IBM에서 진행 중인 여러 가지 기술적 구조 및 프로세스 중에서 2가지를 설명한다. 첫째로, 300㎛ 두께 실리콘이 고려된 하나의 ‘Via-First’ 연구를 설명하고, 두번째로, <70㎛ 두께 실리콘이 고려된 ‘Via-Last’ 연구법이 도식화되었다. 기발한 구조 및 프로세스의 대체 리뷰는 향후 애플리케이션을 위해 구상되었다.  

Via First               
Via-First 분류에서는 캐리어 상에서 생성되는 BEOL 와이어링 레벨 전에 실리콘 관통전극이 에칭, 절연 및 금속화되는 연속성을 설명하고 있다. Via-Last 분류의 경우에는 BEOL 와이어링 레벨이 최초로 생성되고 관통전극 단계는 BEOL 와이어링 및 웨이퍼 박막 그 직후에 완성된다. 표 1에서는 via-first와 via-last 연구법 간의 프로세스 플로우 비교한 예를 보여주고 있다.

Via-First 방법의 한 가지 장점은 200~300㎛ 두께 범위에서 독립된 Si 캐리어를 제조할 수 있는 능력이 있다는 것이다. 이 기술 구조에서 웨이퍼-레벨 공정용 고종횡비(high aspect ratios)를 가진 deep 관통전극을 볼 수 있다. 캐리어를 통한 전기 배선 확장은 실리콘에 처음 정의된 비아에 의해 제조된다. Deep 비아 definition은 Bosch 타입 RIE(Bosch-type reactive ion etch), 극저온 RIE 식각(cryogenic RIE etch) 및 등방성/이방성 습식 식각의 다양한 형태 등을 포함한 여러 가지 방법을 통해서 이뤄질 수 있다. 이러한 제조에 있어서 Bosch 타입 심도 반응성 이온 식각(Bosch-type deep RIE)이 사용된다. 왜냐하면 Bosch 식각의 alternating 침전과 passivation 단계가 300㎛ 깊이의 부드럽고 곧은 측벽을 지닌 관통전극 형성을 가능하게 하기 때문이다. 비아가 define된 이후, 다양한 절연 필름이 비아 내부에서 실리콘과 금속 간의 전기 절연을 제공하기 위해 더해진다. 필름들은 열, silane이 사용된 PECVD(plasma-enhanced chemical vapor deposition), LPCVD nitride 뿐만 아니라 TEOS 타입 oxide이 포함된 기술들을 대비하고 있다. 절연 이후, 비아는 금속화된다.
Deep 비아는 동박 도금 혹은 페이스트 충진체에 의해 충진될 수도 있다. 日 ASET 연구소에서는 Cu로 완전히 도금하고, 레이어 사이를 솔더 접촉으로 연결한 지름 10㎛, 두께 50㎛의 실리콘 관통전극에 의해 접합된 4개 칩의 기계적인 적층을 시연했다. 좁고 완전하게 도금된 상대적으로 얕은 실리콘 관통전극이 연구에 이용되었다. 그러나 캐리어 두께가 두꺼워질 때, 실리콘(3ppm/℃)과 동박(16ppm/℃) 사이의 CTE 불일치가 심각해진다. 지름 50㎛, 두께 200㎛의 열-기계 모델인 완전 도금된 Cu 비아는, CMOS 프로세싱 이후 동안 비아의 중앙에서 반복적인 열-사이클을 통해 Cu가 0.35㎛ 위쪽으로 확산할 수 있음을 볼 수 있다. 비아 구조가 완전하게 설계되지 않았다면, 동박 팽창은 층간절연막(ILD, interlayer dielectric)과 실리콘 크랙이라는 결과를 초래할 수 있다. 그래서 특수한 비아 지름 및 실리콘 웨이퍼 두께의 선택이 중요해졌다; 두꺼운 실리콘 관통전극에 적당한 하나의 솔루션은 실리콘의 그것과 비교할만한 CTE를 지닌 재료의 deep 비아의 일부 중요 부분을 충진하는 것이다. 텅스텐(W)과 몰리브덴(Mo)은 낮은 CTE(4.5ppm/℃, 4.8ppm/℃) 특성의 금속이다.
물리증착법(PVD, Physical vapor deposition) 혹은 스퍼터 기술은 소형 비아 사이즈용으로 사용될 수도 있다. 그러나 공정이 너무 느리고 deep 비아를 지닌 Si 캐리어 애플리케이션의 등각 요구를 충족시키지 못할 수도 있다. 텅스텐 화학적 기상증착법(CVD, Chemical-vapor deposited)은 라인전단 공정(FEOL) 정각 금속화 선택에 관심이 간다. 그러나 표준 기술을 이용한 일부 마이크로미터의 침전에 실제적으로 제한이 있고, 일반적인 as-deposited 필름은 매우 스트레스를 받는다. W 혹은 Mo 레이저 극소증착(LCVD, Laser-assisted CVD)은 매우 빠르다. 그리고 프로세스가 이들 혹은 다른 저-CTE 금속 및 세라믹을 이용한 deep 비아 충진에 이용될 수 있다. 이들 구조 및 프로세스는 본문에서는 포함하지 않았다. 서로 다른 금속-세라믹 합성물로부터 파생된 충진 재료는 적당하게 낮은 CTE(≪16ppm/℃) 특성을 가지고 있다. 이러한 재료 중 하나는 동박-세라믹 3차원 합성물이다. 이 합성물은 MLC 칩 캐리어 전도성 비아의 제조에 이용되고 있다. 3D 합성물의 이 타입은 단독으로 사용되거나 혹은 도금된 Cu deep 비아 벽면들과 결합해 전도성 관통전극 충진으로 사용될 수도 있다. Deep 비아 측면 위에 도금된 Cu의 두께는 고주파에서 월등한 전도성을 제공하는 작은 마이크로미터로 제한될 수도 있다.
Deep 충진의 어려움으로, 블라인드 비아(blind via)는 비아 깊이만큼 심각하게 늘어난다. 1:1 직경비율의 비아 충진이 비교적 간단하지만, 비아는 두께 300㎛ 및 특별한 프로세스에서 요구하는 10:1 직경비율 보다 4:1에 가깝다. 그림 5에서는 비아의 예들을 보여주고 있다. 그림 5의 (a)는 하나의 애플리케이션에서 동박-세라믹 합성물을 이용해 충진된 비아를 보여주고 있다. 그림 5의 (b)는 도금된 동박과 동박-세라믹 합성물이 혼합된 것을 이용한 비아를 보여주고 있으며, 여기에는 대수롭지 않은 내부 보이드가 나타났다. 그림 5의 (c)는 비(非) 최적화된 충진 프로세스를 이용해 비아의 bottom에 불완전 합성물 충진의 예를 보여주고 있다. 그리고 그림 5의 (d)는 이차 후방산란 비아(secondary backscatter via) 이미지이다. 가장 깊은 직경비율 비아는 충진 애플리케이션에서 하나의 혼합물보다 더 많이 요구한다. 그림 5의 (e)의 비아 구조도에서는 컨덕터, 합성물 및 실(seal)과 함께 deep 관통전극을 위한 칼라 설계(collar design)를 보여주고 있다. 그림 5의 (f)에서는 합성물 충진 프로세스 이전의 칼라(collar)를 지닌 컨덕터의 종단면 샘플을 보여주고 있다. 거의 300㎛ 두께에 달하는 실리콘을 위한 이들 실리콘 관통 합성물-구조 비아는 BEOL 공정, 열 사이클 및 전기/기계적 스트레스에서 지원하고 있음을 보여주고 있다.



비아 합성물을 보유한 보이드의 사이즈는 충진 프로세스 동안 진공 챔버의 기능이다. 진공 레벨로부터 거의 비슷한 최소 보이드 직경은 약 5㎛이다. 그러나 챔버의 동적인 배출은 비아의 페이스트 충진에서 솔벤트 증발이라는 또 다른 문제를 초래한다. 현재, deep 블라인드 비아에서 보이드 형성에 솔벤트 증발이 어떠한 역할을 하는지 확실히 규명되지 않았다. 그러나 페이스트 건식은 매우 낮은 진공의 충진 프로세스 시 나타났다. Okuno 및 Matsuda 등은 구성성분의 증발 없는 페이스트 사용을 주장했다. 에폭시-기반 칩 언더필 소재는 이 타입의 연구에서 예로 들었다. 그러나 에폭시들은 표준 CMOS BEOL 프로세스 온도에 노출될 정도로 열 안정성이 좋지 않다. 따라서 실리콘 캐리어 애플리케이션에서의 활용도가 제한적이다. 비아가 충진된 이후, 저온 안정된 캐리어가 제거되고, 비아 합성은 강력한 점착성과 일반적인 공정을 위해 이미 준비된 밀봉 구조를 만드는 프로세스 단계를 거쳐서 된다. 다음으로 deep 비아 웨이퍼 위쪽에 와이어링 레벨의 BEOL 프로세스는 PECVD을 이용한 유전체 증착을 가지고 완성된다.
Deep 실리콘 관통전극 위쪽에 싱글 혹은 듀얼-다마신(dual-damascene) Cu 와이어링을 세우는 핵심요소는 와이어링과 관통전극 간의 전기적인 접합을 만드는 것이다. 앞서 언급했던 것과 같이 deep 실리콘 관통전극 구조는 표준 BEOL 프로세스를 가능케 한다. 실리콘 관통전극에 이르는 BEOL 접합은 deep 비아 주변의 칼라(collar)를 이용해 만들어진다; 이 칼라(collar)와 Cu 도금은 고체의 평면 접합을 가능하게 한다. 그림 6에서는 이러한 종단면을 보여주고 있다.

실리콘 기반 구조 연구는 이전 실리콘-세대 툴이 매우 밀집된 와이어링, 미래의 I/O 피치 충족 및 와이어링 요구를 이루기 위해 현재 강력하게 진행되고 있다. 표준 BEOL 프로세스 및 와이어링 그라운드 규칙은 이들 캐리어의 고-수율 및 저-비용 생산을 가능하게 할 것이다. 동일한 장비들과 프로세스들은 요구에 따라 두꺼운 ‘fat wires’를 제조하도록 사용될 수 있다. 실리콘 캐리어 테스트 구조에는 와이어링 치수 범위가 1㎛~10㎛의 선 및 공간(1㎛~4㎛의 Cu 두께 범위를 가진)을 포함한다. 대부분의 칩 설계에서 표준 CMOS ‘fat-wire’ 레벨보다 더 커지고, 길어지고, 두꺼워지지만 이들 BEOL 와이어링 레벨은 현존한 싱글/듀얼 다마신 Cu 프로세스를 이용해 제조된다. 실리콘 관통전극을 이용한 3차원 생성의 예는 그림 7에서 보여주고 있다. 그림 7에서는 두 개의 패턴이 있는 Cu 평판(전력 및 그라운드)이 임피던스 정합된 서로 다른 시그널 레벨 근처까지 확장되었고 각각의 시그널 선이 관통전극의 칼라에 접합됐다.



Via Last              
와이어링과 관통전극이 통합된 또 다른 연구는 첫 번째 와이어링을 세우고, 이후 관통전극을 만드는 것이다. 이 두 번째 연구법의 경우, 더블 ‘via-last’ 프로세스는 모든 BEOL 와이어링 레벨을 포함하는 전체 처리된 웨이퍼가 시작되고, 탑-사이드 마이크로-결합된 가장자리 패드는 Ni/Au와 같은 솔더-젖음 가능 배리어 코팅으로 마감처리된다. 이 방법은 200㎛ 미만 두께의 실리콘 캐리어 제조에 특히 유용하다. 그러나 매우 얇은 웨이퍼 프로세스에서는 앞부분에 어테치하기 위해 웨이퍼 핸들러가 요구된다. 게다가, 이 웨이퍼 핸들러 조합은 ~350℃의 PECVD 절연체 증착과 같은 전형적인 BEOL 진공 프로세스 단계를 견뎌내야만 한다. 그러나 최종적으로 핸들러는 쉽게 제거될 수 있어야만 한다(이 경우 하나의 절단된 캐리어는 first-level 패키징에 본드되고 있다). 양면 웨이퍼 본딩은 얼마동안 매우 얇은 웨이퍼 애플리케이션에 사용되고 있다.
Dragoi 등은 저온 융점 왁스 혹은 점착 테이프(상승되는 온도 혹은 UV 노출 하에서 점착성이 없어지거나 혹은 솔벤트 노출에 의해 용해되는)를 이용해 웨이퍼의 양면 본딩 애플리케이션을 논의했다. 웨이퍼 핸들러 제공 옵션 이상의 대안으로는 웨이퍼 표면에 증착되기 전에 식각방지막(etch-stop layer)에 완벽하게 웨이퍼 핸들러로 식각하는 것이다. Landesberger 등의 애플리케이션의 경우, 20㎛ 두께 이하로 웨이퍼가 얇아지고 있을 뿐만 아니라 웨이퍼도 얇야지고 있다. 각기 다른 칩들이 동시에 형성된다. Singulation은 박막 프로세스 동안 노출된 칩 주위의 충분한 deep trench 에칭에 기반하고, 그런 후에 다른 것으로부터 칩이 분리한다. 이 연구의 한 가지 이점은 가장자리가 동그랗게 될 수 있어서 얇아진 칩의 크랙 가능성을 감소시킨다. 좁아진 ‘다이싱 채널(Dicing channel)’은 실리콘 표면의 손실이 감소한다.
저온 안정성 소재들(최대 온도 200℃ 이하)이 Landesberger 및 Dragoi에 의해 사용되었고, 이들은 박막 실리콘 웨이퍼가 여전히 웨이퍼 핸들러에 얽매여 있을 필요가 있는 고온 CMOS 프로세스 부문의 실리콘 캐리어 애플리케이션에 효과적이지 않다. 그래서 고온 안정성 적층 스택이 요구된다.
Stoffel 등은 고온 폴리이미드가 이룰 수 있는 것을 이용해 웨이퍼 박리 방법의 원리를 묘사했다. 웨이퍼 제품으로의 웨이퍼 핸들러의 기본 원리는 ODPA?ODA(oxydiphenylene oxydiphthalimide) 폴리이미드와 같은 고온 열가소성 폴리이미드 접착제의 사용이다. 열가소성 폴리이미드의 중대한 특성은 자체 유리전도온도(Tg, glass transition temperature)가 상대적으로 낮다는 것으로, 이 때문에 디바이스를 가져오기 위한 박리 및 본드 라인에 보이드 잔존 없는 접촉을 위한 웨이퍼 핸들러 동안에 상당한 플로우가 발생할 수 있다. ODPA?ODA(Tg= 270℃)는 압력 및 열가소성 접착제의 박리 온도 ≫Tg 하에서 박리 프로세스 동안 플로우 경험을 할 것이다. 그래서 디바이스와 웨이퍼 핸들러 사이의 우수한 본드를 만든다. 열, UV, 솔벤트 혹은 기타 이러한 연구법은 웨이퍼 레벨에서 어떤 합리적인 방식으로 폴리이미드를 어택할 수 없을 것이다. 그러나 폴리이미드의 레이저 어블레이션(laser ablation)은 잘 알려져 있다. 그래서 적당한 레이저-투명(laser-transparent) 웨이퍼를 이용한 숙련된 플래닝을 기반으로 폴리이미드는 제거될 수 있으며, 그래서 핸들러는 구조에서 방출된다.
본고에서 설명한 실리콘 캐리어 via-last 프로세스의 경우, Au 패드를 포함한 완전한 BEOL 와이어링을 가진 웨이퍼는 PMDA?ODA(pyromellitic dianhydride oxydianiline) 폴리이미드 및 낮은 Tg 접착제로써의 열가소성 폴리이미드를 이용해 글라스 웨이퍼 핸들러에 접착된다; 이들은 디바이스 웨이퍼에 코팅되고 경화된다. 레이저 방출 프로세스를 고려해야만 하는 핸들러 글라스의 광학 특성은 글라스 두께에 달렸다. 선택된 두께는 8인치 웨이퍼 두께와 비견할만하다. 308㎚ 레이저 파장(초기 웨이퍼 핸들러 방출 프로세스를 위한 선택된 파장)을 이용해서, 이 글라스는 레이저 에너지의 약 80%를 이송한다.
박리된 웨이퍼가 표준 뒷면 연마(back-side grind) 및 광택 기술을 이용해 원하는 수준의 깊이만큼 얇아지기 때문에 포토리소그래피 패터닝(photolithographic patterning)이 웨이퍼 뒷면에 형성된다. 이 공정에서 글라스 핸들러를 사용하기 위해, 뒷면 정렬 툴이 캐리어 전면 패드에 관통전극 레벨을 정렬하기 위해 사용된다.
실리콘 웨이퍼의 뒷면이 패턴 되어졌을 때, 비등방성 식각(deep anisotropic etching)이 실행된다. 이 경우 deep RIE 툴이 이용된다. 비록 Bosch 프로세스가 산화를 위해 매우 많이 선택되고 있지만, 실리콘 식각은 꽤 저돌적(~6㎛/min)이고, 비아 bottom에서 식각 비율 감소를 요구한다. 이는 비아의 기반이 되는 BEOL 접촉 레벨에서 과다-식각이 이뤄나지 않도록 주의해야 한다. 그렇지 않으면, 비아의 foot에 근접한 비아 측면 보호막은 실리콘 언더컷의 형성으로 인해 위태로워질 수 있다. 특히, 이는 바람직하지 않다. 왜냐하면 via-last 프로세스는 고온, 열 산화 혹은 LPCVD 증착과 같은 정각 절연체 프로세스의 사용의 가능성을 불가능하게 한다. 연구에서, 비아의 톱 부분에서 부터 밑 부분까지 컨트롤된 측면 절연체 두께를 이용해 PECVD 증착이 이용되었다. 측면 절연체 두께는 PECVD 장비 및 프로세스 온도에 의존해 톱에서 밑 부분까지 약 2X~3X의 두께를 가지고 다뤄졌다.
금속화가 일어나기 전에, 관통전극의 밑 부분에서의 절연체는 측면 피해 없이 제거되어야만 한다. 비아의 밑 부분에서와 웨이퍼의 표면에서의 산화 두께의 차이를 알고 컨트롤하는 것은 마스크 없는 RIE의 사용을 가능하게 한다. 이는 웨이퍼와 측면의 뒷면에 충분한 절연체를 유지함으로 밑 부분을 개방한다는 의미이다. 다시 말하지만, 비아 베이스 근처의 최대로 얇아진 측면의 침식을 위해서 과다-식각이 이뤄져서는 안된다. 절연체의 오프닝 다음으로, 표준 PVD 리니어/속도, 도금 및 CMP는 관통전극의 벽에 ~2㎛에서 ~5㎛의 불완전한 도금 스킨을 사용된다.
클리닝 프로세스는 웨이퍼가 가장자리 금속 증착에 이동하기 전에 모든 CMP 잔사가 비아로부터 제거되는 것을 보장하기 위해 사용된다. 이 작업의 경우, 표준 Cr/Cu BLM 및 고온 융점의 Pb/Sn 솔더는 몰리브덴 쉐도우 마스크(molybdenum shadow mask)를 이용해 증발된다. 증발 이후, 웨이퍼는 수소 리플로우 오븐을 통과해 보내진다. 솔더, Cu 및 Si 사이에서 CTE가 미스배치로 인한 장기간 신뢰성 문제를 해결하기 위해 BLM/솔더 증착 전에 비록 향후 제품들이 안전하고, CTE-일치 주입기로 중앙 보이드의 충진을 포함하고 있더라도, 솔더는 Cu-라인 비아에 직접적으로 플로우되는 것이 가능하다. 그림 6에서 via-last 금속화 비아의 종단면을 보여주고 있다.
비아에서 어두운 파편은 SEM 섹션 준비동안 연마 슬러리(polishing slurry)의 유입 때문이다. 비아의 중앙에서부터 금속 라인 위쪽의 그것까지 비아를 접합하는 것을 주의해야 한다.

수동 및 능동 회로 테크놀로지의 통합                    

실리콘 캐리어의 유효 표면은 고밀도 톱-다이 배선 와이어링에 이용될 수 있다. 그리고 또한 애플리케이션 디자인에 의존하는 로컬 통합 수동 부품 및 능동 회로 테크놀로지를 지원할 수 있도록 한다. 이러한 콘셉트를 증명하기 위해, 수동-테크놀로지 테스트 평가제품을 만들었다. 여기에서, 전형적인 세라믹 모듈 위의 플립칩 구조가 다이와 기판 사이에 디커플링 커패시턴스(decap)가 통합된 실리콘 캐리어의 삽입물로 어셈블리됐다.
디커플링 커패시턴스가 통합된 실리콘 캐리어는 2.5㎌/㎠ 디커플링 커패시턴스 보다 더 높게 측정되었다. 칩 그라운드 및 전압 접속은 실리콘 캐리어부터 칩까지 만들어지고, 이번 테스트 시제품에 사용된 트렌치 기반 커패시터 어레이 가장 자리에 접속된다(그림 8 및 그림 9 참조). 하드웨어 모델링과 특성 결과는 고주파 혹은 중간 주파수 애플리케이션에서 노이즈를 억제하기 위해 기회가 존재하고 있음을 나타내고 있다.



칩 및 패키지 레벨 통합     

실리콘 웨이퍼가 1) 200~300+㎛ 웨이퍼 두께의 self-supporting, 2) 10㎛ 이하 웨이퍼 두께의 기계적 지지 형태로 프로세스되어 왔기 때문에, 웨이퍼는 절삭, 세척, 본딩 공정을 지난다. 뿐만 아니라 스택 혹은 Si 캐리어 박막 구조의 기계적 지지 구조 제거도 진행된다. 가공된 구조에 의존하는 μ-C4는 또한 인접한 구조에 접합을 위한 웨이퍼 레벨에서 차후 공정을 통과하여 절삭 이전에 추가될 수도 있다. Self-supporting 웨이퍼는 표준 웨이퍼-절삭 작업을 이용해 절삭될 수 있다. 그래서 이들 구조는 칩과 비슷하게 취급될 수 있고, 화학 세척 및 본딩을 견딜 수 있다.
기계적인 지지대 구조는 웨이퍼 관통하면서 그리고 일부분 혹은 전 부분이든 기계적지지 구조를 통과하면서 식각되거나 절삭된다. 후자의 경우를 예를 들면, 실리콘 캐리어 구조는 유기 혹은 세라믹 캐리어 지지를 위해 가공 및 접합되어 왔다. 그리고 기계적 지지대는 레이저 방출 및 화학/열 세척을 포함한 공정들이 조합되어 제거되어 왔다. 칩 스택 구조의 경우, 기계적으로 지탱된 웨이퍼는 인접한 웨이퍼와 결합되거나 혹은 박막 웨이퍼 다이-스택 구조가 기계적 지지대 구조 및 그 다음의 세척의 제거로 이어질 수 있다. 열 혹은 레이저 방출 프로세스는 기계적 지지대 구조 해체를 위해 이용될 수도 있다. 아래에서 IBM 레이저 방출 공정을 자세하게 설명했다.
비가시적인 펄스 UV 레이저 혹은 방출 공정용 IR 레이저의 선택은 무엇보다 다량의 펄스 및 감응력 그리고 기판에 대한 확실한 열 데미지 손실에 의한 식각 폭 컨트롤을 위한 전자의 성능 때문이다. 전형적인 UV 레이저 펄스 폭은 대략 450mJ 레이저 에너지의 약 20~30ns이다. 샘플 표면에서의 빔 사이즈는 거의 0.5~1.5㎠이 될 수도 있다. 결과적으로, 어떠한 손실도 경험하지 않았다면 레이저 광학 때문에 감응력 범위는 900mJ/㎠~300mJ/㎠이다.
PMDA-ODA 폴리이미드(PI) 레이저 절삭임계(laser ablation threshold)는 약 50mJ/㎠이다. 이는 심지어 절삭임계 이하의 감응력을 지닌 큰 스트레스 펄스가 구조에 일반화되었다는 것을 알 수 있다. 이는 절삭을 위한 임계치 이하에서 매우 중요한 ~10mJ/㎠ 감응에 노출되었을 때, ~104Pa 스트레스 펄스가 PMDA-ODA PI 필름에서 나타났음이 보고되어 왔다. 그러나 Doany 및 Narayan은 100mJ/㎠에 육박한 감응력 사용이 심지어 PI 두께가 3㎛일 때도 금속-폴리머 박막 와이어링 구조에 피해를 유발하지 않는다고 밝혔다.
실리콘 캐리어 애플리케이션에서 핸들러 웨이퍼 제어 중 하나의 예는 C4-본드된 상태의 단일화되어 발생한다. 그림 8의 (a)에서 종단면 구조를 보여주고 있다. 기판 결합 및 칩-투-실리콘 캐리어 결합으로 단일화된 Si 캐리어의 실험이 발전되고 있다. 실리콘 캐리어-투-기판 피치 어셈블리는 200㎛이고, 칩-투-실리콘 캐리어 결합은 양쪽 모두 100㎛과 50㎛으로 향상되었다. 기판에 실리콘 캐리어의 어테치 직후에 관해 앞서 설명한 바와 같이, 릴리즈 및 캐리어 표면(핸들러에 어테치되는)의 클리닝은 특정 폴리머 잔사를 제거함으로써 완성됐다. I/O 패드가 세척되고, 파인-피치 I/O 칩이 그림 8에서 보는 바와 같이 Si 캐리어 표면에 접합되었다. 
 

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