근년 반도체 장치의 박화(薄化)의 요구가 매우 심해지고 있으며, 그 박화의 요구에 대응하기 위해서 반도체 칩의 두께는 50㎛ 이하, 반도체 칩과 회로 기판 사이의 거리는 25㎛ 이하로 되어 오고 있다. 그 결과, 반도체 칩의 내부층간의 열팽창 계수의 차 및 반도체 칩과 회로 기판 사이의 열팽창 계수의 차에 기인한 큰 휨이, 반도체 칩에 발생하게 되었다. 그리고 반도체 칩에 큰 휨이 발생함으로써, 고융점의 하층 전극의 꼭대기부에 땜납으로 이루어지는 상층 전극이 설치된 2층 구조의 돌기형 전극이 사용된 경우에도, 이하에서 설명하는 문제가 발생한다는 것을 알게 되었다.

배경 기술

회로 기판과 그 회로 기판에 실장된 LSI 등의 반도체 칩을 포함하는 실장 구조체의 1종은, 플립칩 실장법에 의해 제조된다. 플립칩 실장법에서는, 반도체 칩의 복수개의 전극 단자 상에 땜납 범프 등의 돌기형 전극이 각각 형성된 후에, 그 반도체 칩이 페이스 다운으로 회로 기판 상에 실장된다. 상세하게는, 반도체 칩과 회로 기판의 적어도 한쪽이 가열되면서, 반도체 칩 상의 복수개의 돌기형 전극이, 회로 기판의 복수개의 전극 단자에 압접된다.
일반적으로, 땜납 범프를 형성하는 방법은 디스펜스 장치, 스크린 인쇄법, 또는 전해 도금법 등으로, 반도체 칩의 복수개의 전극 단자 상에 땜납을 각각 공급하는 단계와, 리플로우 노 등에서 반도체 칩을 땜납의 융점 이상으로 가열하는 단계를 포함한다. 땜납 범프가 사용되는 경우, 반도체 칩과 회로 기판 사이의 공극에 봉지 수지가 충전되어, 반도체 칩 상의 복수개의 돌기형 전극과 회로 기판의 복수개의 전극 단자 사이의 접합의 강도가 보강된다.
땜납 범프 이외에도, 금 또는 구리 등으로 이루어지는 돌기형 전극이 있다. 금 또는 구리 등으로 이루어지는 돌기형 전극은, 예를 들면 전해 도금법에 의해 형성된다. 금 또는 구리 등으로 이루어지는 돌기형 전극이 사용되는 경우, 일반적으로 접착제와 그 접착제에 혼입된 금속 입자를 포함하는 이방성 도전막이, 반도체 칩과 회로 기판 사이에 배치된 후, 반도체 칩 상의 복수개의 돌기형 전극이 회로 기판의 복수개의 전극 단자를 향해 가압된다.
반도체 칩의 복수개의 전극 단자는, 일반적으로 반도체 칩의 외주부에 1열로 배치되거나, 또는 2열로 지그재그 형상으로 배치된다. 한편, 반도체 칩의 고밀도화 및 반도체 칩의 다핀화를 도모하기 위해서, 전극 단자간 거리의 협소화(협피치화) 및 전극 면적의 축소화가 진행되고 있으며, 특히 협피치화의 진전이 현저하다. 이 때문에, 상기한 바와 같이 복수개의 전극 단자가 반도체 칩의 외주부에 1열 또는 2열로 배열된 경우, 전극 단자 간에 단락이 발생하거나, 반도체 칩과 회로 기판 사이의 열팽창 계수의 차에 기인하는 열응력에 의해 접속 불량이 발생하는 경우가 있었다.
구체적으로는, 땜납 범프가 사용된 경우, 소위 땜납 브리지가 발생하여 전극 단자간에 단락 불량이 발생할 우려가 있다. 땜납 브리지는, 플립 칩 실장시에, 용융된 땜납이 변형되어, 땜납의 표면장력에 의해 이웃하는 땜납 범프끼리가 연결됨으로써 일어난다. 따라서 상기한 협피치화가 진전되면, 땜납 브리지가 발생하기 쉬워진다. 또, 반도체 칩과 회로 기판 사이의 열팽창 계수의 차에 기인하는 열응력에 의해 발생하는 접속 불량은, 반도체 칩과 회로 기판 사이의 공극에 삽입되는 봉지 수지가 그 공극의 전 영역에 퍼지지 않고, 그 공극의 일부 영역에만 충전됨으로써 발생한다. 따라서 상기한 협피치화가 진전되면, 봉지 수지의 유동이 방해되어 상기한 열응력에 기인한 접속 불량이 발생하기 쉬워진다. 이상과 같이, 전극 단자간 거리의 협소화(협피치화)가 진전되면, 전극 단자간에 단락이 발생하거나, 반도체 칩과 회로 기판 사이의 열팽창 계수의 차에 기인한 열응력에 의해 접속 불량이 발생하는 경우가 있었다. 이 때문에, 전극 단자간 거리를 넓히기 위해서, 반도체 칩의 면 내(에리어 내)에 복수개의 전극 단자가 매트릭스 형상(격자 형상)으로 배치되게 되었다. 이로 인해 반도체 칩의 외주부에만 복수개의 전극 단자가 1열 또는 2열로 배열되는 경우에 비해, 복수개의 전극 단자가 배치되는 영역의 면적이 커지므로, 전극 단자간 거리를 넓히는 것이 가능해진다. 그러나 근년에는, 복수개의 전극 단자가 매트릭스 형상(격자 형상)으로 배치된 반도체 칩에 있어서도, 전극 단자 간 거리의 협소화(협피치화)의 진전이 현저해졌다. 이 때문에 반도체 칩의 면 내에 복수개의 전극 단자가 매트릭스 형상(격자 형상)으로 배치된 경우에도, 전극 단자간에 단락 불량이 발생하게 되었다. 이러한 문제를 해결하기 위해서, 예를 들면 일본국 특허 공개 평 9-97791호 공보에는, 플립 칩 실장시에 용융되지 않는 고융점을 갖는 하층 전극 위에, 땜납으로 이루어지는 상층 전극이 형성된 2층 구조의 돌기형 전극이 제안되어 있다. 이 돌기형 전극에 의하면, 땜납만으로 이루어지는 땜납 범프보다도 땜납의 양이 적어져, 플립칩 실장시에 있어서의 평면 방향으로의 땜납의 돌출량이 줄어듦으로, 땜납 브리지의 발생이 감소한다.

발명의 내용

해결하려는 과제
근년 반도체 장치의 박화(薄化)의 요구가 매우 심해지고 있으며, 그 박화의 요구에 대응하기 위해서 반도체 칩의 두께는 50㎛ 이하, 반도체 칩과 회로 기판 사이의 거리는 25㎛ 이하로 되어 오고 있다. 그 결과, 반도체 칩의 내부층간의 열팽창 계수의 차 및 반도체 칩과 회로 기판 사이의 열팽창 계수의 차에 기인한 큰 휨이, 반도체 칩에 발생하게 되었다. 그리고 반도체 칩에 큰 휨이 발생함으로써, 고융점의 하층 전극의 꼭대기부에 땜납으로 이루어지는 상층 전극이 설치된 2층 구조의 돌기형 전극이 사용된 경우에도, 이하에서 설명하는 문제가 발생한다는 것을 알게 되었다.
그림 1, 그림 2 그리고 그림 3은 일본국 특허 공개 평 9-97791호 공보에 기재된 2층 구조의 돌기형 전극을 유용(流用)한 실장 구조 체를 설명하기 위한 단면도이다.

그림 1에 나타낸 바와 같이, 반도체 칩(101)의 각 전극 단자(102) 상에 2층 구조의 돌기형 전극이 설치되어 있다. 각 전극 단자(102) 상의 돌기형 전극은, 플립 칩 실장시에 용융되지 않는 고융점을 갖는 원기둥 형상 하층 전극(103)과, 그 원기둥 형상 하층 전극(103) 위에 형성된 상층 전극으로 이루어지고, 그 상층 전극은, 땜납(104)으로 이루어진다. 또, 반도체 칩(101)에는, 복수개의 전극 단자(102)가 설치되어 있는 면 전체를 보호하기 위한 보호막(105)이 형성되어 있다. 그 보호막(105)에는, 복수개의 전극 단자(102)에 대응하여, 복수의 개구부가 형성되어 있으며, 그 복수의 개구부로부터, 복수개의 원기둥 형상 하층 전극(103)이 돌출되어 있다.
회로 기판(106)의 각 전극 단자(107) 상에는, 플립칩 실장시에 용융되지 않는 고융점을 갖는 원기둥 형상 전극(108) 만이 형성되어 있다. 또, 회로 기판(106)에는, 복수개의 전극 단자(107)가 설치되어 있는 면 전체를 보호하기 위한 보호막(109)이 형성되어 있다. 그 보호막(109)에는, 복수개의 전극 단자(107)에 대응하여, 복수의 개구부가 형성되어 있으며, 그 복수의 개구부로부터, 복수개의 원기둥 형상 전극(108)이 돌출되어 있다.
플립칩 실장이 행해질 때에는, 반도체 칩(101)과 회로 기판(106) 중 적어도 한쪽이 가열되면서, 반도체 칩(101) 상의 복수개의 원기둥 형상 하층 전극(103)이 회로 기판(106) 상의 복수개의 원기둥 형상 전극(108)을 향해 가압되고, 땜납(104)이 용융된다. 이에 의해, 용융된 땜납(104)이, 회로 기판(106) 상의 복수개의 원기둥 형상 전극(108)의 각각에 확산 접합되어, 회로 기판(106) 상에 반도체 칩(101)이 탑재된다. 그러나 통상, 반도체 칩(101) 상에 설치되는 복수개의 원기둥 형상 하층 전극(103)의 직경은, 회로 기판(106) 상에 설치되는 복수개의 원기둥 형상 전극(108)의 직경과 근사하거나 또는 동일하다. 이 때문에, 그림 1에 나타낸 바와 같이, 반도체 칩(101)에 휨이 발생하여, 반도체 칩(101)의 면 내에서 반도체 칩(101)과 회로 기판(106) 사이의 거리가 불균일해지면, 그림 2 및 그림 3에 나타낸 문제가 발생한다. 즉, 그림 2에 나타낸 바와 같이, 반도체 칩(101)에 발생한 휨에 의해 반도체 칩(101)과 회로 기판(106) 사이의 거리가 증가하여, 땜납(104a)이 늘어나는 영역에서는, 반도체 칩(101)과 회로 기판(106) 사이의 거리에 대해 땜납(104a)의 양이 부족해, 반도체 칩(101)의 전극 단자(102a)와 회로 기판(106)의 전극 단자(107a) 사이의 전기적 도통이 불량화될 우려가 있다. 경우에 따라서는, 반도체 칩(101)의 전극 단자(102a)가, 회로 기판(106)의 전극 단자(107a)와 전기적으로 미접속될 우려가 있다. 한편, 반도체 칩(101)에 발생한 휨에 의해 반도체 칩(101)과 회로 기판(106) 사이의 거리가 감소한 영역에서는, 그림 3에 나타낸 바와 같이, 반도체 칩(101)과 회로 기판(106) 사이의 거리에 대해 땜납(104b)의 양이 과잉이 되어, 평면 방향으로의 땜납(104b)의 돌출량이 증가하여, 땜납 브리지가 발생한다.

발명을 실시하기 위한 구체적인 내용
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다. 단, 도면은 이해하기 쉽도록 각각의 구성 요소를 모식적으로 도시하고 있다. 또 도시된 각 구성 요소의 형상이나 두께, 길이, 개수 등은 도면 작성의 편의상, 실제와는 다르다. 또한, 이하의 실시형태에서 나타내는 각 구성 요소의 재질이나, 형상, 치수 등은 일례이며 특별히 한정되는 것이 아니라, 본 발명의 효과로부터 실질적으로 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
이하의 실시형태에서는, 전자 부품의 실장 구조체의 일례로서, 회로 기판과 그 회로 기판에 실장된 반도체 칩을 포함하는 실장 구조체에 대해서 설명한다. 반도체 칩은, 전자 부품의 일례이며, 예를 들면 Si(실리콘)제의 반도체 칩이나 GaAs(갈륨 비소)제의 반도체 칩 등으로부터 선택된다. 단, 전자 부품은 반도체 칩으로 한정되는 것은 아니다. 예를 들면, 전자 부품이 콘덴서나, 코일, 저항 등의 수동 부품인 경우에도 이하의 실시형태와 동일한 효과가 얻어진다.

그림 4는 본 실시형태에 있어서의 전자 부품의 실장 구조체를 설명하기 위한 단면도이다. 그림 4에 나타낸 바와 같이, 반도체 칩(1)은, 회로 기판(2)에 대향하는 면과 복수의 전극 단자(제1 전극 단자)(3)를 구비한다. 복수의 전극 단자(3)는, 회로 기판(2)에 대향하는 면의 내측의 층에, 매트릭스 형상(격자 형상)으로 등 간격으로 배치되어 있다. 상세하게는, 회로 기판(2)에 대향하는 면의 내측에는, 다층 배선층이 설치되어 있으며, 그 다층 배선층의 최표면에, 복수의 전극 단자(3)가 설치되어 있다. 다층 배선층은, 예를 들면 Cu(구리) 또는 Al(알루미늄) 등으로 이루어지는 도시하지 않은 미세 배선층과, 예를 들면 low-k층이나 Ultra low-k층 등의 취약한 저유전율 절연층으로 이루어지는 도시하지 않은 층간 절연막을 포함한다.
저유전율 절연층의 막 두께는, 1층당 수백 ㎚이다. 각 전극 단자(3)의 재료에는, 예를 들면 Al-Cu계, Al-Si-Cu계, 또는 Al-Si계 등의 알루미늄 합금이 사용된다. 혹은, 각 전극 단자(3)는, Cu 또는 Al 등으로 이루어진다. 이 실시형태에서는, 각 전극 단자(3)의 재료로서 Al가 선택된 경우에 대해서 설명한다.
회로 기판(2)은, 반도체 칩(1)의 복수의 전극 단자(3)에 대향하도록 배치된 복수의 전극 단자(제2 전극 단자)(4)를 구비하고 있다. 회로 기판(2)의 기재는, 예를 들면 실리콘, 폴리 실리콘, 또는 유리 등으로부터 선택된다. 각 전극 단자(4)의 재료에는, 예를 들면 Al-Cu계, Al-Si-Cu계, 또는 Al-Si계 등의 알루미늄 합금이 사용된다. 혹은, 각 전극 단자(4)는, Cu 또는 Al 등으로 이루어진다. 이 실시형태에서는, 각 전극 단자(4)의 재료로서 Al가 선택된 경우에 대해서 설명한다.
반도체 칩(1)의 각 전극 단자(3) 상에는, 원기둥 형상이나 각기둥 형상 등의 기둥 형상의 돌기형 전극(제1 돌기형 전극)(5)이 설치되어 있다. 회로 기판(2)의 각 전극 단자(4) 상에도, 원기둥 형상이나 각기둥 형상 등의 기둥 형상의 돌기형 전극(제2 돌기형 전극)(6)이 설치되어 있다.
반도체 칩(1) 상의 복수의 돌기형 전극(5)은, 회로 기판(2) 상의 복수의 돌기형 전극(6)에 복수의 땜납부(7)에 의해 전기적 및 기계적으로 접속되어 있다. 따라서 반도체 칩(1)의 복수의 전극 단자(3)를 회로 기판(2)의 복수의 전극 단자(4)에 접합하는 복수의 접합부는, 복수의 돌기형 전극(5)과, 복수의 돌기형 전극(6)과, 복수의 땜납부(7)를 포함한다. 이 복수의 접합부는, 반도체 칩(1)과 회로 기판(2) 사이에, 등 간격으로 매트릭스 형상(격자 형상)으로 배치된다.
각 돌기형 전극(5)은, 예를 들면 Cu(구리)로 이루어진다. 혹은, 각 돌기형 전극(5)의 재료는, 예를 들면 Ni-P(인) 합금, Ni-B(붕소) 합금 또는 Ni 등으로부터 선택되어도 된다. 혹은, 각 돌기형 전극(5)은, 예를 들면, Ni/Pd(팔라듐)/Au(금) 등의 3층 구조여도 된다.
각 돌기형 전극(6)은 예를 들면 Cu(구리)로 이루어진다. 혹은, 각 돌기형 전극(6)의 재료는, 예를 들면 Ni-P(인) 합금, Ni-B(붕소) 합금 또는 Ni 등으로부터 선택되어도 된다. 혹은, 각 돌기형 전극(6)은, 예를 들면 Ni/Pd(팔라듐)/Au(금) 등의 3층 구조여도 된다.
각 땜납부(7)의 재질에는, 예를 들면 Sn-Ag계, Sn-Ag-Cu계, Sn-Zn(아연)계, Sn-Zn-Bi(비스무트)계, Sn-Pb(납)계, Sn-Bi계, Sn-Ag-Bi-In(인듐)계, 또는 Sn-In계 등의 땜납이 사용된다. 혹은, 각 땜납부(7)는, In 또는 Sn 등으로 이루어진다. 이 실시형태에서는, 반도체 칩(1) 상의 각 돌기형 전극(5)의 주성분이 Cu(구리)이며, 회로 기판(2) 상의 각 돌기형 전극(6)의 주성분이 Ni(니켈)이고, 각 땜납부(7)의 주성분이 Sn(주석)인 경우에 대해서 설명한다.
반도체 칩(1)은, 회로 기판(2)에 대향하는 면을 보호하도록 형성된 보호막(8)을 구비하고 있으며, 그 보호막(8)에는, 복수의 전극 단자(3)에 대응하여, 복수의 개구부가 형성되어 있다. 그리고 그 보호막(8)의 각 개구부로부터, 복수의 전극 단자(3)의 각각의 표면의 적어도 일부가 노출되고, 보호막(8)으로부터 노출되는 복수의 전극 단자(3) 상에 돌기형 전극(5)이 각각 설치되어 있다. 따라서 보호막(8)의 복수의 개구부로부터 돌기형 전극(5)이 각각 돌출하고 있다.
마찬가지로 회로 기판(2)은 반도체 칩(1)에 대향하는 면과 그 반도체 칩(1)에 대향하는 면을 보호하도록 형성된 보호막(9)을 구비하고 있으며, 그 보호막(9)에는 복수의 전극 단자(4)에 대응하여, 복수의 개구부가 형성되어 있다. 그리고 그 보호막(9)의 각 개구부로부터, 복수의 전극 단자(4)의 각각의 표면의 적어도 일부가 노출되고, 보호막(9)으로부터 노출되는 복수의 전극 단자(4) 상에 돌기형 전극(6)이 각각 설치되어 있다. 따라서 보호막(9)의 복수의 개구부로부터 돌기형 전극(6)이 각각 돌출되어 있다.
보호막(8 및 9)은, 예를 들면 SiN(질화 규소) 또는 폴리이미드 등으로 이루어진다. 이 실시형태에서는, 보호막(8 및 9)의 재료로서 SiN이 선택된 경우에 대해서 설명한다.
반도체 칩(1) 상의 복수의 돌기형 전극(5)의 두정부(단면)의 면적은 회로 기판(2) 상의 복수의 돌기형 전극(6)의 두정부(단면)의 면적보다도 크다. 따라서 각 돌기형 전극(5)이 원기둥 모양의 형상을 갖고, 각 돌기형 전극(6)이 원기둥 모양의 형상을 갖는 경우, 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 두정부(단면)의 직경은 회로 기판(2) 상의 복수의 돌기형 전극(6)의 두정부(단면)의 직경보다도 크다.

회로 기판(2)의 보호막(9)에 형성된 복수의 개구부의 면적(회로 기판(2)으로부터 노출되는 복수의 전극 단자(4)의 면적)에는, 회로 기판(2) 상의 복수의 돌기형 전극(6)의 바닥면보다도 큰 면적이 포함된다. 복수의 접합부의 높이에, 상이한 높이가 포함되는 경우, 적어도, 회로 기판(2)의 보호막(9)의 복수의 개구부 중, 가장 낮은 접합부가 배치되는 개구부가, 이 개구부로부터 돌출하는 돌기형 전극의 바닥면보다도 큰 면적을 갖는 것이 바람직하다. 또는, 그림 5에 나타낸 바와 같이, 회로 기판(2)의 보호막(9)의 복수의 개구부 중 적어도, 돌기형 전극(5b)과 돌기형 전극(6b)의 두정부끼리가 접촉하는 접합부가 배치되는 개구부가, 이 개구부로부터 돌출하는 돌기형 전극(6b)의 바닥면보다도 큰 면적을 갖는 것이 바람직하다. 단, 회로 기판(2)의 보호막(9)의 복수의 개구부 중, 가장 높은 접합부가 배치되는 개구부를 제외한 복수의 개구부가, 이들 개구부로부터 각각 돌출하는 돌기형 전극의 바닥면보다도 큰 면적을 가져도 상관없다. 또는 보다 높은 접합부가 배치되는 보호막(9)의 개구부가 보다 낮은 접합부가 배치되는 보호막(9)의 개구부보다도 좁은 면적을 가져도 상관없다. 혹은 회로 기판(2)의 보호막(9)의 모든 개구부가, 이들 개구부로부터 각각 돌출하는 돌기형 전극(6)의 바닥면보다도 큰 면적을 가져도 상관없다.
그림 4에 나타낸 바와 같이, 반도체 칩(1)의 외주부에 설치된 복수의 접합부가, 반도체 칩(1)의 중앙부에 설치된 복수의 접합부보다도 높은 경우에는, 반도체 칩(1)의 외주부에 대응하여 형성된 보호막(9)의 복수의 개구부가 반도체 칩(1)의 중앙부에 대응하여 형성된 보호막(9)의 복수의 개구부보다도 작은 면적을 가져도 상관없다.

또, 그림 4에 나타낸 바와 같이, 반도체 칩(1)의 가장자리를 향함에 따라, 반도체 칩(1)과 회로 기판(2) 사이의 거리가 서서히 증가하는 경우에는, 보다 높은 접합부가 배치된 보호막(9)의 개구부가, 보다 낮은 접합부가 배치된 보호막(9)의 개구부보다도 작은 면적을 가져도 상관없다. 예를 들면, 직사각형 형상의 외형을 갖는 반도체 칩(1)이 회로 기판(2)에 플립칩 실장된 경우, 반도체 칩(1)은 아래에 볼록하게 휜 상태가 된다. 이것은 플립칩 실장 프로세스에 있어서 용융 땜납이 냉각되는 과정에서 반도체 칩(1)의 외형의 각 코너부(곡절부)에 열응력이 집중하기 때문이다. 그 열응력은, 반도체 칩(1)과 회로 기판(2) 사이의 탄성률 및 선팽창 계수의 각각 차와, 반도체 칩(1)의 내부층간의 탄성률 및 선팽창 계수의 각각의 차와, 회로 기판(2)의 내부층간의 탄성률 및 선팽창 계수의 각각 차에 기인하여 발생한다. 이와 같이 반도체 칩(1)이 휘면, 반도체 칩(1)의 외형의 각 코너부 근방에 형성된 접합부는, 반도체 칩(1)의 중앙부에 형성된 복수의 접합부보다도 높아진다. 그 결과, 그림 6에 나타낸 바와 같이, 각 접합부에 포함되는 땜납부(7) 중, 반도체 칩(1)의 외형의 각 코너부 근방에 위치하는 땜납부(7a)가 늘어난다. 그러나 이 실시형태의 실장 구조체에 의하면, 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 선단의 면적보다도 회로 기판(2) 상의 복수의 돌기형 전극(6)의 선단의 면적이 작기 때문에, 그림 6에 나타낸 바와 같이 땜납부(7a)가 늘어나도, 회로 기판(2) 상의 돌기형 전극(6a)의 측면에, 땜납부(7a)를 형성하는 땜납이 퍼진다. 따라서 반도체 칩(1)의 전극 단자(3a)와 회로 기판(2)의 전극 단자(4a) 사이에서 전기적인 도통의 불량화가 발생하기 어려워진다. 한편, 반도체 칩(1)의 중앙부에서는, 그림 5에 나타낸 바와 같이, 반도체 칩(1) 상의 돌기형 전극(5b)과 회로 기판(2) 상의 돌기형 전극(6b)의 두정부끼리가 접촉하고 있다. 이 때문에, 돌기형 전극(5b)의 두정부와 돌기형 전극(6b)의 두정부 사이로부터, 땜납부(7b)를 형성하는 땜납이 밀려나온다. 그러나 이 실시형태의 실장 구조체에 의하면, 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 선단의 면적보다도 회로 기판(2) 상의 복수의 돌기형 전극(6)의 선단의 면적이 작다. 또, 그림 5에 나타낸 바와 같이, 회로 기판(2)의 보호막(9)의 복수의 개구부 중, 돌기형 전극(5b)과 돌기형 전극(6b)의 두정부끼리가 접촉하는 접합부가 배치되는 개구부가, 이 개구부로부터 돌출하는 돌기형 전극(6b)의 바닥면보다도 큰 면적을 갖는다. 이에 의해, 돌기형 전극(5b)의 두정부와 돌기형 전극(6b)의 두정부 사이로부터 밀려나온 땜납이, 돌기형 전극(6b)의 측면과, 보호막(9)으로부터 노출되는 전극 단자(4b)의 표면에 퍼진다. 따라서 반도체 칩(1) 상의 돌기형 전극(5b)의 바닥면의 투영 영역으로부터 땜납부(7b)가 비어져 나오기 어려워져, 땜납 브리지가 발생하기 어려워진다. 이 실시형태에서는, 반도체 칩(1)의 외형은 8㎜×8㎜의 직사각형 형상이며, 반도체 칩(1)의 두께는 0.05㎜이다.
한편, 회로 기판(2)의 외형은 16㎜×16㎜의 직사각형 형상이며, 회로 기판(2)의 두께는 0.15㎜이다. 또, 이 실시형태에서는, 반도체 칩(1)의 각 전극 단자(3)는, 평면에서 봤을 때, 직경 25㎛의 원형 형상이다. 마찬가지로 회로 기판(2)의 각 전극 단자(4)는, 평면에서 봤을 때, 직경 25㎛의 원형 형상이다. 또, 반도체 칩(1)의 각 전극 단자(3)의 두께는, 0.5~2.0㎛이다. 마찬가지로, 회로 기판(2)의 각 전극 단자(4)의 두께는, 0.5~2.0㎛이다. 반도체 칩(1)의 전극 단자간 거리(인접하는 전극 단자(3, 3)의 중심간 거리)는, 40㎛이다. 따라서 회로 기판(2)의 전극 단자간 거리(인접하는 전극 단자(4, 4)의 중심간 거리)도, 40㎛이다. 또, 이 실시형태에서는, 반도체 칩(1) 상의 각 돌기형 전극(5)은 직경 20㎛, 높이 20㎛의 원기둥 형상이며, 인접하는 돌기형 전극(5, 5)의 중심선 사이의 거리는 40㎛이다. 한편, 회로 기판(2) 상의 각 돌기형 전극(6)은 직경 10㎛, 높이 10㎛의 원기둥 형상이며, 인접하는 돌기형 전극(6, 6)의 중심선 사이의 거리는 40㎛이다. 적절하게는, 회로 기판(2) 상의 각 돌기형 전극(6)의 직경과 높이는, 직경이 높이 이상이 되도록 한다. 또, 적절하게는, 회로 기판(2) 상의 복수의 돌기형 전극(6)의 직경은, 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 직경의 0.4배~0.7배의 크기로 한다. 또, 이 실시형태에서는, 반도체 칩(1)의 보호막(8)에 형성된 각 개구부는, 직경 20㎛의 원형 형상이다. 한편, 회로 기판(2)의 보호막(9)의 각 개구부의 형상도 원형 형상이며, 반도체 칩(1)의 중앙부에 대응하여 설치된 개구부의 직경은 20㎛이다. 또, 반도체 칩(1)의 외형의 각 코너부(곡절부) 근방에 대응하여 설치된 보호막(9)의 개구부의 직경은 10㎛이다. 보호막(9)의 복수의 개구부에는, 반도체 칩(1)의 중앙부에 대응하는 영역으로부터, 반도체 칩(1)의 외형의 코너부 근방에 대응하는 영역을 향함에 따라, 서서히 작아지는 직경이 설정되어도 상관없다. 반도체 칩(1)의 보호막(8)과 회로 기판(2)의 보호막(9)의 각각의 막 두께는, 0.5~5.0㎛ 정도이다.

계속해서, 본 실시형태에 있어서의 전자 부품의 실장 구조체의 제조 방법에 대해서 설명한다. 그림 7은 본 실시 형태에 있어서의 전자 부품의 실장 구조체의 제조 방법의 흐름도를 나타내고, 그림 8 및 그림 9는 각각 본 실시형태에 있어서의 전자 부품의 실장 구조체의 제조 방법을 설명하기 위한 공정 단면도이다. 이 실시형태에서는, 웨이퍼에 형성되어 있는 복수의 반도체 칩(1)에 각각 설치된 복수의 전극 단자(3) 상에, 전해 도금법에 따라 복수의 돌기형 전극(5)이 일괄하여 형성된다. 구체적으로는, 우선, 그림 8의 (a)에 나타낸 바와 같이, 알루미늄(Al)으로 이루어지는 각 전극 단자(3)의 표면으로부터 불순물이 제거된 후, 예를 들면 TiW/Cu로 이루어지는 UBM(Under Barrier Metal)이, 웨이퍼의 전체면(복수의 전극 단자(3)가 노출되어 있는 면의 전체면)에 스패터된다. 다음에, 포토레지스트가 웨이퍼의 전체면(복수의 전극 단자(3)가 노출되어 있는 면의 전체면)에 도포된 후, 노광과 현상이 행해진다. 다음에, 그림 8의 (b)에 나타낸 바와 같이, 현상된 패턴(포토레지스트의 패턴)으로부터 노출되는 각 UBM 상에서 구리(Cu)가 도금됨으로써, 각 전극 단자(3) 상에 돌기형 전극(5)이 형성된다(그림 7의 단계 S1). 다음에, 그림 8의 (c)에 나타낸 바와 같이, 각 돌기형 전극(5) 상에 땜납(7c)이 도금된다(그림 7의 단계 S2). 다음에, 포토레지스트가 제거되고, 그 후, 불필요한 UBM이 에칭 제거된다. 다음에, 그림 8의 (d)에 나타낸 바와 같이, 땜납의 융점 이상이 되도록 리플로우 노에서 웨이퍼가 가열되어, 땜납(7c)이 용융된다. 이에 의해, 각 돌기형 전극(5) 상의 땜납(7c)의 표면은, 곡률을 갖는 형상, 예를 들면 반구형이 된다(그림 7의 단계 S3). 또한, 웨이퍼에 플럭스가 도포된 후에, 예를 들면 N2 리플로우 노 등에 웨이퍼가 투입되고, N2 등의 불활성 가스 분위기 하에서 웨이퍼가 땜납의 융점 이상으로 승온됨으로써, 땜납(7c)이 용융되어도 된다. 혹은, 환원 리플로우 노에 웨이퍼가 투입되고, 예를 들면 의산(蟻酸) 또는 수소 등의 환원 분위기하에서 웨이퍼가 땜납의 융점 이상으로 승온됨으로써, 땜납(7c)이 용융되어도 된다.
회로 기판(2)의 각 전극 단자(4) 상의 돌기형 전극(6)도, 반도체 칩(1)의 각 전극 단자(3) 상의 돌기형 전극(5)과 동일하게, 전해 도금법에 의해 형성된다. 구체적으로는, 우선, 그림 9의 (a)에 나타낸 바와 같이, 알루미늄(Al)으로 이루어지는 각 전극 단자(4)의 표면으로부터 불순물이 제거된 후, 예를 들면 TiW/Cu로 이루어지는 UBM이, 복수의 전극 단자(4)가 노출되어 있는 회로 기판(2)의 면의 전체면에 스패터된다. 다음에, 포토레지스트가, 복수의 전극 단자(4)가 노출되어 있는 회로 기판(2)의 면의 전체면에 도포된 후, 노광과 현상이 행해진다. 다음에, 그림 9의 (b)에 나타낸 바와 같이, 현상된 패턴(포토레지스트의 패턴)으로부터 노출되는 각 UBM 상에 Ni가 도금됨으로써, 각 전극 단자(4) 상에 돌기형 전극(6)이 형성된다(그림 7의 단계 S4). 다음에, 포토레지스트가 제거되고, 그 후, 금(Au)으로 이루어지는 산화 방지막이 플래시 도금된다. 이에 의해, 회로 기판(2) 상의 각 돌기형 전극(6)의 표면에, Au로 이루어지는 산화 방지막이 형성된다. 다음에, 불필요한 산화 방지막 및 불필요한 UBM이 에칭 제거된다.
반도체 칩(1)의 각 전극 단자(3) 상에 돌기형 전극(5)이 형성되고, 회로 기판(2)의 각 전극 단자(4) 상에 돌기형 전극(6)이 형성된 후, 그림 9의 (c)에 나타낸 바와 같이, 반도체 칩(1)과 회로 기판(2)의 적어도 한쪽이 가열되면서, 반도체 칩(1) 상의 복수의 돌기형 전극(5)이 회로 기판(2) 상의 복수의 돌기형 전극(6)을 향해 가압된다. 이에 의해, 반도체 칩(1)이 회로 기판(2) 상에 플립 칩 실장된다(그림 7의 단계 S5). 구체적으로는, 먼저, 반도체 칩(1)과 회로 기판(2)의 적어도 한쪽이 가열되고, 반도체 칩(1)의 각 돌기형 전극(5) 상에 공급된 땜납(7c)이 땜납의 융점 이상의 온도(예를 들면 220~260℃)로 승온된다. 이 가열 처리에 의해, 땜납(7c)이 용융된다.
다음에, 반도체 칩(1)이 회로 기판(2)을 향해 가압되고, 반도체 칩(1) 상의 복수의 돌기형 전극(5)과 회로 기판(2) 상의 복수의 돌기형 전극(6)의 두정부끼리가 접촉한다. 이에 의해, 용융 땜납(7c)이 변형되어, 회로 기판(2) 상의 각 돌기형 전극(6)의 Au로 이루어지는 표면에 용융 땜납(7c)이 퍼진다. 반도체 칩(1)은, 회로 기판(2) 상의 각 돌기형 전극(6)의 표면에 용융 땜납(7c)이 퍼질 때까지, 회로 기판(2)을 향해 계속 가압된다. 이에 의해, 회로 기판(2) 상의 각 돌기형 전극(6)의 주위에 땜납부(7)가 배치된다. 또, 이 과정에서, 반도체 칩(1) 상의 각 돌기형 전극(5)에 함유되는 Cu원자가 용융 땜납(7c) 내로 확산되고, 회로 기판(2) 상의 각 돌기형 전극(6)에 함유되는 Ni원자가 용융 땜납(7c) 내로 확산된다. 또한, 각 돌기형 전극(6)의 표면의 전체면에서 Ni 원자를 용융 땜납(7c) 내로 확산시키는 후공정이 설치되어 있지 않은 경우에는, 반도체 칩(1)은, 각 돌기형 전극(6)의 표면의 전체면에서 Ni원자가 용융 땜납(7c) 내로 확산될 때까지, 회로 기판(2)을 향해 계속 가압된다. 이 실시형태에 있어서의 전자 부품의 실장 구조체의 제조 방법은, 땜납(7c)을 용융시켜, 반도체 칩(1) 상의 각 돌기형 전극(5)을 구성하는 금속(구리)과 땜납(7c)을 구성하는 금속(주석)으로 이루어지는 합금층 및 회로 기판(2) 상의 각 돌기형 전극(6)을 구성하는 금속(니켈)과 땜납(7c)을 구성하는 금속(주석)으로 이루어지는 합금층을 각각 성장시키는 공정을 구비하고 있다. 이에 의해, 반도체 칩(1) 상의 각 돌기형 전극(5)의 두정부로부터 성장한 합금층과, 회로 기판(2) 상의 각 돌기형 전극(6)의 두정부와 측면으로부터 각각 성장한 합금층이 각각 땜납으로 둘러싸인다.
다음에, 반도체 칩(1)과 회로 기판(2)이, 땜납의 응고점 이하까지 냉각된다. 이에 의해 땜납(7c)이 응고되어, 그림 9의 (c)에 나타낸 바와 같이, 반도체 칩(1)의 복수의 전극 단자(3)를 회로 기판(2)의 복수의 전극 단자(4)에 접속하는 복수의 접합부가 형성된다(그림 7의 단계 S5). 또한, 반도체 칩(1)과 회로 기판(2)이 상온까지 냉각됨으로써 전자 부품의 실장 구조체가 얻어진다. 이와 같이 제조된 실장 구조체는 플립 칩 실장 프로세스에 있어서의 용융 땜납(7c)의 냉각 과정에서, 예를 들면 그림 4에 나타낸 바와 같이 반도체 칩(1)의 외주부가 젖혀지므로, 전체가 아래로 볼록하게 휜 반도체 칩(1)을 구비하게 된다. 이로써, 반도체 칩(1)의 외형의 각 코너부(곡절부) 근방에 배치된 접합부는 반도체 칩(1)의 중앙부에 배치된 접합부보다도 높아진다. 그 결과, 반도체 칩(1)의 외형의 각 코너부 근방에서는, 그림 6에 나타낸 바와 같이, 반도체 칩(1) 상의 돌기형 전극(5a)의 두정부와 회로 기판(2) 상의 돌기형 전극(6a)의 두정부 사이의 거리가 증가하여, 땜납부(7a)가 늘어난다.
본 실시형태의 실장 구조체에 있어서, 반도체 칩(1)이 휨으로써 높이가 증가하는 것이 예상되는 접합부가 배치되는 보호막(9)의 개구부의 직경(개구부의 면적)은, 그 예측되는 접합부의 높이의 증가량에 따라 설정된다. 구체적으로는, 예측되는 접합부의 높이의 증가량이 클수록, 그 개구부의 직경은 작게 설정된다. 땜납(7c)은, 회로 기판(2)의 보호막(9)의 표면에는 퍼지지 않으므로, 보다 작은 직경(면적)이 설정된 보호막(9)의 개구부로부터 노출되는 전극 단자의 표면에 땜납(7c)이 퍼지는 면적은, 보다 큰 직경(면적)이 설정된 보호막(9)의 개구부로부터 노출되는 전극 단자의 표면에 땜납(7c)이 퍼지는 면적보다도 작아진다. 따라서 반도체 칩(1)이 휨으로써 높이가 증가하는 접합부가 배치되는 보호막(9)의 개구부로부터 노출되는 전극 단자로의 땜납(7c)의 퍼짐은 억제된다. 이에 의해, 반도체 칩(1)이 휨으로써 늘어난 땜납(7c)은 끊어지기 어려워, 그 땜납(7c)이 공급된 반도체 칩(1) 상의 돌기형 전극이 갖는 두정부(단면)와, 그 돌기형 전극(5)에 대향하는 회로 기판(2) 상의 돌기형 전극이 갖는 두정부(단면) 및 측면에, 땜납(7c)이 충분히 퍼진 상태가 유지된다. 또, 본 실시형태의 실장 구조체에서는 회로 기판(2) 상의 복수의 돌기형 전극(6)의 직경(단면적)이, 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 직경(단면적)보다도 작기 때문에, 그림 5에 나타낸 바와 같이, 반도체 칩(1)의 중앙부에 대응하는 영역에서는, 땜납부(7b)를 형성하는 땜납이, 회로 기판(2) 상의 돌기형 전극(6b)의 측면으로 퍼진다. 또, 그림 5에 나타낸 바와 같이, 반도체 칩(1)의 중앙부에 대응하는 영역에서는, 회로 기판(2)의 보호막(9)의 개구부의 직경(개구부의 면적)이, 회로 기판(2) 상의 돌기형 전극(6b)의 직경(돌기형 전극(6b)의 바닥면의 면적)보다도 크기 때문에, 땜납부(7b)를 형성하는 땜납이, 회로 기판(2)의 전극 단자(4b)의 표면으로도 퍼진다. 이 때문에, 반도체 칩(1)의 중앙부에 대응하는 영역에 있어서, 땜납부(7b)는 반도체 칩(1) 상의 돌기형 전극(5b)의 바닥면의 투영 영역으로부터 비어져나오기 어려워진다. 따라서, 땜납 브리지의 발생이 삭감된다. 또, 반도체 칩(1)의 중앙부에 대응하여 설치된 보호막(9)의 개구부보다도 작은 직경을 갖는 보호막(9)의 개구부로부터 돌출하는 돌기형 전극의 두정부가, 그 돌기형 전극에 대향하는 반도체 칩(1) 상의 돌기형 전극의 두정부에, 반도체 칩(1)이 휘기 전에 접촉하는 경우에도, 그 반도체 칩(1) 상의 돌기형 전극의 바닥면의 투영 영역으로부터 용융 땜납(7c)이 비어져 나오는 양은, 땜납 브리지를 일으키는 비어져 나오는 양 이상으로 되기 어렵다.
회로 기판(2) 상의 복수의 돌기형 전극(6)의 직경(단면적)이 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 직경(단면적)보다도 작고, 회로 기판(2) 상의 각 돌기형 전극(6)의 측면에 용융 땜납(7c)이 퍼지기 때문이다. 이상과 같이, 이 실시형태에 의하면, 반도체 칩(1)과 회로 기판(2) 사이에서 탄성률과 선팽창 계수의 적어도 한쪽이 상이한 것에 기인하여, 플립칩 실장 프로세스에 있어서 용융 땜납이 냉각되는 과정에 있어서 반도체 칩(1)에 휨이 발생해도, 반도체 칩(1)의 복수의 전극 단자(3)와 회로 기판(2)의 복수의 전극 단자(4) 사이의 전기적인 미접속은 발생하기 어렵고, 또 땜납 브리지도 발생하기 어렵다. 따라서 높은 접속 신뢰성이 확보된다.
반도체 칩(1) 상의 복수의 돌기형 전극(5)의 두정부(단면)로부터, 회로 기판(2) 상의 복수의 돌기형 전극(6)의 측면에 걸쳐, 땜납의 퍼짐이 확보되기 때문이다. 또, 급격한 온도차가 발생하는 사용 환경하에서도 반도체 칩(1)에 휨이 발생하는 경우가 있다. 그러나 이 실시형태에 의하면, 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 두정부(단면)로부터, 회로 기판(2) 상의 복수의 돌기형 전극(6)의 측면에 걸쳐, 땜납의 퍼짐이 확보되고 있으므로, 급격한 온도차가 발생하는 사용 환경하에서 반도체 칩(1)에 휨이 발생한 경우에도, 반도체 칩(1)의 복수의 전극 단자(3)와 회로 기판(2)의 복수의 전극 단자(4) 사이의 전기적인 미접속은 발생하기 어렵고, 또 땜납 브리지도 발생하기 어렵다. 따라서 이 실시형태에 의하면, 복수의 미세 땜납 접합체에 의해 반도체 칩(1)의 복수의 전극 단자(3)가 회로 기판(2)의 복수의 전극 단자(4)에 전기적 및 기계적으로 접합된 구조를 갖는 실장 구조체에 있어서, 반도체 칩(1)과 회로 기판(2)의 적어도 한쪽이 박화되더라도, 높은 접속 신뢰성이 확보된다.
또한, 도시하지 않았으나, 예를 들면 투여 장치에 의해, 반도체 칩(1)과 회로 기판(2) 사이의 공극에 봉지 수지가 충전되어도 상관없다. 그 봉지 수지에 의해, 반도체 칩(1)의 복수의 전극 단자(3)가 각각 받는 응력이 저감되므로, 접속 신뢰성이 보다 향상된다. 이에, 각 땜납부(7)의 체적(각 돌기형 전극(5)에 공급되는 땜납(7c)의 양)에 대해서 설명한다. 각 땜납부(7)의 체적은, 각 땜납부(7)가 설치된 접합부에 포함되는 돌기형 전극(5 및 6)의 각각의 치수 사이에서, 다음의 식의 관계를 만족시키는 것이 적절하다.

땜납부(7)의 체적≤(반도체 칩(1) 상의 돌기형 전극(5)의 두정부의 면적-회로 기판(2) 상의 돌기형 전극(6)의 바닥면의 면적)×회로 기판(2) 상의 돌기형 전극(6)의 높이

상기 식의 관계를 만족시키는 접합부에서는, 그 접합부에 포함되는 돌기형 전극(5)과 돌기형 전극(6)의 두정부끼리가 접촉해도, 그 돌기형 전극(5)의 바닥면의 투영 영역으로부터 땜납부(7)가 비어져 나오지 않는다. 따라서 땜납 브리지의 발생이 확실하게 방지되어, 보다 높은 접속 신뢰성이 확보된다. 또, 모든 접합부가 상기 식의 관계를 만족시키는 경우, 반도체 칩(1) 상의 복수의 돌기형 전극(5)과 회로 기판(2) 상의 복수의 돌기형 전극(6)의 두정부끼리가 모두 접촉하도록, 반도체 칩(1)이 회로 기판(2)을 향해 가압되어도, 땜납 브리지의 방지가 달성된다. 따라서 반도체 칩(1)의 탑재 높이를 제어할 필요가 없어지므로, 반도체 칩(1)의 회로 기판(2)으로의 탑재에 걸리는 시간의 단축화가 가능해진다. 또한, 반도체 칩(1) 상의 복수의 돌기형 전극(5)과 회로 기판(2) 상의 복수의 돌기형 전극(6)의 두정부끼리가 접촉하지 않도록, 반도체 칩(1)의 탑재 높이가 제어되고 있는 상태에서, 땜납(7c)의 용융과 냉각이 실행되어도 상관없다. 이 경우, 반도체 칩(1)에 휨이 발생함으로써, 반도체 칩(1)의 중앙부에 형성되는 접합부의 높이는 감소하고, 반도체 칩(1)의 외형의 각 코너부 근방에 형성되는 접합부의 높이는 증가한다. 그러나 이 실시형태의 실장 구조체에 의하면, 상기한 바와 같이, 반도체 칩(1)이 휨으로써 늘어난 땜납(7c)은 끊어지기 어려워, 그 땜납(7c)이 공급된 반도체 칩(1) 상의 돌기형 전극이 갖는 두정부(단면)와, 그 돌기형 전극(5)에 대향하는 회로기판(2) 상의 돌기형 전극이 갖는 두정부(단면) 및 측면에 땜납(7c)이 충분히 퍼진 상태가 유지된다. 한편, 반도체 칩(1)이 휨으로써 접합부의 높이가 감소하는 영역에서는, 이 영역에 배치된 보호막(9)의 개구부로부터 노출되는 전극 단자의 표면에 땜납(7c)이 퍼짐으로써, 그 땜납(7c)에 의해 형성되는 땜납부(7)는 이 땜납부(7)가 설치된 접합부에 포함되는 돌기형 전극(5)의 바닥면의 투영 영역으로부터 비어져 나오기 어려워, 땜납 브리지는 발생하기 어렵다.
또, 복수의 접합부가 형성될 때에는, 반도체 칩(1)에 탑재 압력(하중)이 부여되어, 반도체 칩(1)이 회로 기판(2)을 향해 가압되고, 그 반작용으로, 회로 기판(2) 상의 복수의 돌기형 전극(6)의 단면으로부터 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 단면에 압력이 가해진다. 이 때, 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 각각의 단면에 오목부가 형성되도록, 탑재 압력이 설정되어도 된다. 이와 같이 반도체 칩(1) 상의 각 돌기형 전극(5)의 단면에 오목부가 형성되면, 복수의 접합부의 높이가 전체적으로 낮아진다. 따라서 반도체 칩(1)의 휨량이 증가해도, 반도체 칩(1)의 외주부에 배치된 복수의 전극 단자(3)와, 이들 전극 단자(3)에 대응하는 회로 기판(2)의 복수의 전극 단자(4) 사이의 전기적인 접속이, 용이하게 확보된다. 반도체 칩(1) 상의 각 돌기형 전극(5)에 형성되는 오목부의 깊이는, 탑재 압력(하중)의 조정에 의해 제어된다. 반도체 칩(1)의 휨이 커질수록 각 오목부가 깊어지도록, 탑재 압력(하중)을 높게 하는 것이 적절하다. 또, 이 실시형태와는 반대로, 반도체 칩(1) 상의 복수의 돌기형 전극(5)의 두정부(단면)가, 회로 기판(2) 상의 복수의 돌기형 전극(6)의 두정부(단면)보다도 작은 면적을 가져도 된다. 이 경우, 상기한 회로 기판(2)의 보호막(9)에 형성되는 복수의 개구부의 면적과 동일하게, 반도체 칩(1)의 보호막(8)에 형성되는 복수의 개구부의 면적이 조정됨으로써, 본 실시형태와 동일한 효과가 얻어진다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 반도체 칩(1)의 휨에 의해 반도체 칩(1)과 회로 기판(2) 사이의 거리가 증가하는 영역에 설치되어 있는 회로 기판(2)의 전극 단자의 표면에 땜납(7c)이 퍼지는 면적이, 다른 영역에 설치되어 있는 회로 기판(2)의 전극 단자의 표면에 땜납(7c)이 퍼지는 면적보다도 작아진다. 이에 의해 반도체 칩(1)과 회로 기판(2) 사이의 거리가 증가하는 영역에 설치되어 있는 반도체 칩(1)의 전극 단자와 그 전극 단자에 대응하는 회로 기판(2)의 전극 단자 사이의 전기적인 미접속은 발생하기 어려워진다. 한편, 반도체 칩(1)의 휨에 의해 반도체 칩(1)과 회로 기판(2) 사이의 거리가 감소하는 영역에 설치되어 있는 회로 기판(2)의 전극 단자의 표면에 땜납(7c)이 퍼지는 면적은, 다른 영역에 설치되어 있는 회로 기판(2)의 전극 단자의 표면에 땜납(7c)이 퍼지는 면적보다도 커진다. 이에 의해, 반도체 칩(1)과 회로 기판(2) 사이의 거리가 감소하는 영역에 설치되어 있는 반도체 칩(1) 상의 돌기형 전극의 바닥면의 투영 영역으로부터 땜납이 비어져 나오기 어려워져, 땜납 브리지가 발생하기 어려워진다. 따라서 반도체 칩(1)을 회로 기판(2)에 접속하는 복수의 접합부 사이에서 복수의 땜납부(7)의 체적이 균일해도, 반도체 칩(1)의 면 내에서 반도체 칩(1)과 회로 기판(2) 사이의 거리가 불균일해지는 것에 기인하는 불량의 발생이 삭감된다. 따라서 휨을 갖는 반도체 칩(1)이 회로 기판(2)에 실장된 경우에도, 높은 접속 신뢰성의 확보가 가능해진다.
또, 반도체 칩(1)의 복수의 전극 단자(3)가 회로 기판(2)의 복수의 전극 단자(4)에 접합될 때에, 반도체 칩(1) 상의 각 돌기형 전극(5)과 회로 기판(2) 상의 각 돌기형 전극(6)의 선단끼리가 접촉해도, 땜납 브리지는 발생하기 어렵다. 따라서 반도체 칩(1)이 회로 기판(2)에 탑재될 때에, 반도체 칩(1)의 탑재 높이가 제어되지 않아도 땜납 브리지는 발생하기 어렵다. 따라서 반도체 칩(1)의 탑재 높이의 제어가 불필요해지므로, 반도체 칩(1)의 회로 기판(2)으로의 탑재 시간의 단축화를 도모하는 것이 가능해진다.
이상, 본 발명의 모범이 되는 실시형태가 상세하게 기술되었는데, 이 기술에 정통한 사람이면, 본 발명이 신규로 교시하는 것 및 본 발명의 효과로부터 실질적으로 일탈하지 않는 범위에서, 상기 모범이 되는 실시형태에 있어서 여러 가지의 변경이 가능하다는 것이 용이하게 인식될 것이다. 따라서 그러한 여러 가지의 변경은, 본 발명의 범위 내에 포함되는 것이 의도되고 있다.