홈 > Special Report 이 기사의 입력시간 : 2018-03-31 (토) 10:27:52
TSV 기반 3D IC 설계상의 문제들과 요구사항
2018-04  자료출처 : Cadence
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디자인 관점에서 본 3D IC 대량생산의 조건 설명
다양한 설계 툴이 지원되어야
   

TSV를 이용한 3D IC는 반도체 업계에서 새로운 트렌드로 자리 잡았다. 이 제품은 많은 애플리케이션에서 강력한 파워, 성능 및 폼 팩터 장점을 제공하며, 급격히 증가하는 SoC 개발 비용을 낮출 수 있다. 디자인이나 프로세스 관점에서 주요 버그가 존재하지 않지만, 주요 사용자들이 3D IC를 대량생산 구조로 가져오기 위해서는 아직도 해야 할 일들이 많이 남아 있다. 시스템-레벨 연구, 3D 플로어플래닝, 구현, 추출/분석, 테스트 그리고 IC/패키지 공동 디자인과 같은 분야에서 새로운 기능들이 필요하다. 비용-효율적이고, 적재적소에 맞게 설계하기 위해, 3D IC 실리콘 구현 플로우는 통일된 설계 의도, 추상화 그리고 물리적 및 제조 데이터와의 컨버전스를 지원해야 할 것이다. 파운드리, IP 공급업체, EDA 벤더 그리고 OSAT를 포함한 잘 조성된 생태계는 디자인 키트와 레퍼런스 플로우와 함께 할 필요가 있다.
 

고밀도, 고 대역폭 그리고 저전력 등의 요구가 가속화됨에 따라 많은 IC 디자인 팀들은 TSV(TSV, through-silicon)를 활용하는 3D IC로 눈을 돌리고 있다. 3D IC는 소형 폼 팩터 내에 많은 기능을 집어넣어 집적화시켜서 ‘무어의 법칙 지속’을 가능하게 하는 동시에 성능 향상과 비용 절감을 실현한다. 3D IC 패키지는 고속 로직용 28nm와 아날로그용 130nm과 같은 서로 다른 프로세스 노드에서 로직, 메모리, 아날로그, RF 및 MEMS와 같은 다양한 이기종 다이를 수용할 수도 있다. 이는 SoC 집적에 대한 대안으로, 단일 패키지 내에 넣기를 원하는 모든 다기능 개발자에게 새로운 프로세스 노드로의 값비싼 이동을 잠재적으로 연기한다.
TSV를 통한 3D IC는 네트워크, 그래픽, 모바일 통신 및 컴퓨터, 특히 초경량, 소형, 저전력 디바이스가 요구되는 애플리케이션의 영역에서 강력한 영향을 미칠 것으로 예상되고 있다. 구체적으로 해당 애플리케이션으로는 멀티-코어 CPU, GPU, 패킷 버퍼/라우터(packet buffers/routers), 스마트 폰, 태블릿, 넷북, 카메라, DVD 플레이어 그리고 셋톱박스를 꼽을 수 있다.
이러한 융합 테크놀로지에 대한 관심이 높지만, 여전히 초기 상태에 머물러 있다. 표준화 규정이 부족하고, 공급망이 여전히 유동적이며, 디자인, 검증 및 테스트 측면에서 해결해야 할 문제들이 남아 있다. 본고에서는 3D IC 테크놀로지의 전반적인 부분을 설명하고 그 후에 디자인 문제들, 공급망 요구사항 그리고 필요한 솔루션들을 논의한다. 다양한 종류의 멀티-다이 패키지가 근래에 들어 가용되고 있지만, 본고에서는 TSV를 통한 적층 다이의 실리콘 구현에 초점을 둘 것이다. 특히, 다양한 종류의 다이를 적층(로직, 메모리, 아날로그, 디지털 혹은 RF)하여 설명한다.
디자인 관점에서, 좋은 소식은 3D IC 구현을 위해 광범위한 재정비가 필요치 않다는 것이다. 새로운 ‘3D’ 디자인 시스템을 구입할 필요가 없다. 또한 프로세스 테크놀로지 내에서 확실하게 이목을 끌지 않는다. 그러나 아키텍처 분석(Architectural Analysis), floorplanning, 플레이스 및 라우터, 열 분석, 타이밍, 신호무결성(signal integrity), IC/패키지 공동-디자인 그리고 테스트와 같은 영역에서 신규 설비들이 요구된다. 이들 설비의 일부가 현재 가용되고 있고, 다른 설비들은 개발 중에 있다.
궁극적으로 필요한 것은 3D IC에 대한 Silicon Realization 방식이다. EDA360 버전 보고서에 따르면, Silicon Realization은 아날로그 및 디지털 IP 블록을 포함하는 많은 형태를 만들 수 있고, IC 및 SoP(혹은 3D IC)를 완성할 수 있다. 그러나 최종 제품이 무엇이든, 3개의 특성(통일된 디자인과 검증의도, 높은 레벨의 추상의 적절한 사용, 성공적인 ‘사인오프(sign off)’ 플로우에 물리적, 전기적 및 제조공정 데이터와의 컨버젼스)이 Silicon Realization flow를 표시한다. 성공적인 3D IC 디자인 환경은 설계의도를 먼저 파악하고, 초기 평가 및 floorplanning에서의 추상을 지원하고, 테스트, 실행, 추출, 분석 및 패키징 툴을 통해 컨버젼스를 달성할 것이다.

TSV를 통한 3D IC 접근  

오늘날 SoC(Systems-on-chip)에는 엄청난 양의 다양한 기능들이 단일 실리콘 다이에 통합되고 있다. SoC는 전형적인 임베디드 소프트웨어와 함께 프로세서, 디지털 로직, 메모리 그리고 아날로그 부품을 포함한다. 일부 SoC는 수백만의 게이트를 가지고 있고 GHz 속도로 전송한다. 그러나 일반적인 싱글-다이 SoC는 약간의 단점을 지니고 있다. 하나는, 첨단 프로세스 노드의 아날로그 및 RF 설계가 매우 어렵다고 하더라도, 동일한 프로세스 노드에서 동일한 다이에 모든 부품들이 놓인다는 것이다. 설계 팀이 첨단 프로세스 노드에서 아날로그 회로를 구현하고자 시도한다면, 가변성 및 누설과 같은 프로세스 관련 문제들을 대처하는 것뿐만 아니라 필수 IP 블록 개발 및 테스트에 많은 시간을 허비할 수도 있다.
싱들-다이 SoC에 있어서 또 하나의 문제들은 혼합신호 집적과 검증이다. 아날로그와 디지털 회로를 근거리에 배치하는 것은 많은 문제들을 유발할 수 있다. 대안으로, 민감한 아날로그 혹은 노이즈가 발생하는 디지털 부품들이 개별 IC로 배치될 수 있으나, 이는 전력 소모와 성능 저하를 유발하는 개별 패키지 간의 신호 구동이 필수적이다.



아마 오늘날 SoC 디자인에서 가장 큰 관심사는 상승하는 개발비용일 것이다. 업계에 따르면, SoC 하드웨어 및 소프트웨어 개발은 32nm 프로세스 노드에서 1억 달러를 상회한다. 개발 사이클이 늘어날수록 추가 비용이 발생한다. 이러한 비용이 줄어들지 않는다면, 첨단 노드 SoC는 한정된 대량생산 애플리케이션에서만 적합할 것이다.
싱글-다이 SoC에 대한 하나의 대안은 싱글 패키지 내부로 다층 실리콘다이를 배치하는 것이다. 예를 들면, 아날로그/RF 회로에 90nm 프로세스를 그리고 디지털 로직에 28nm 프로세스를 사용하는 것이 가능할 것이다(그림 1 참조). SiP(system-in-package), 실리콘-인-패키지 그리고 MCM(multi-chip module) 용어는 일반 서브스트레이트 상에 멀티플 다이가 실장되는 멀티-다이 패키징 테크놀로지를 지칭하기 위해 사용되고 있다. 이들 테크놀로지들은 1990년대 초반부터 수용되기 시작했다.
SiP 방식은 다양한 아날로그, 디지털 그리고 메모리 다이가 해당 도메인에 가장 적절한 테크놀로지 프로세스를 사용해 구현될 수 있다는 점을 포함하여 SoC에 비해 여러 가지 장점을 제공한다. 로직, 메모리, 아날로그 그리고 RF 성능이외에도, 최신 SiP에는 또한 안테나 혹은 미러와 같은 MEMS(micro-electromechanical system) 부품이 포함될 수도 있다. 
수년에 걸쳐 진화해온 다른 패키징 옵션들로는 다수의 소형 SiP들이 더 큰 SiP 내에 실장될 수도 있는 PiP(package-in-package), SiP의 상부에 다른 또 하나의 SiP가 올라올 수도 있는 PoP(package-on-package)가 있다. PiP와 PoP 어셈블리 양쪽은 3D IC로 분류될 수도 있지만 TSV를 활용한 진정한 3D IC의 성능, 전력, 밀도 그리고 폼팩터를 제공하지 못한다.
최근까지 실리콘 다이는 전통적인 와이어본드와 플립칩 테크놀로지를 활용해 SiP 서브스트레이트에 어테치되어 왔다. 오늘날 실리콘 인터포저 서브스트레이트(수동소자 아니면 능동소자)는 매우 미세한 다이-투-다이 배선을 지원하기 위해 추가될 수도 있는데, 그로 인해 성능 향상과 전력소모 감소를 얻을 수 있다. 상단 금속 층에서부터 추가 후면 금속 층까지 접촉하는 TSV도 포함하는 실리콘 인터포저의 모식도를 그림 2에서 보여주고 있다. 이 기술은 종종 2.5D 적층으로 언급되기도 한다.

TSV는 실리콘 다이를 관통하여 수직적인 전기 연결이다. TSV는 1~30미크론 내의 직경을 가진 구리 비아이다. TSV를 활용한 ‘진정한’ 3D IC는 TSV를 통해서 2개 이상의 다이를 함께 연결하는 것을 내포하고 있다. 예를 들면, TSV를 내포하고 있는 하나의 다이가 전형적인 플립칩 테크놀로지를 활용한 SiP 서브스트레이트에 어테치되는 시나리오를 고려할 수 있다. 한편, 2번째 다이는 그림 3에 도시된 바와 같이 첫 번째 다이에 어테치된다.

앞서 보여준 3D IC는 첫 번째 다이의 뒷면이 두 번째 다이의 면에 부착되어 있기 때문에 B2F(Back-to-Face) 구성이라고 말할 수 있다. 특히, 이러한 방식으로 2개 이상의 다이가 적층될 때, B2B(back-to-back) 및 F2F(face-to-face) 구성을 구축하는 것 또한 가능하다.
본고를 작성하는 시점에서, 서로 다른 상부에 2층 이상의 다이가 적층되어 있는 것을 보는 것은 드문 일이었다. 그렇기는 하지만, 하면의 더 큰 다이가 2개 이상의 소형 다이에 어테치되는 것을 보는 것은 드문 일이 아니었다. 앞으로는 그림 4와 같이 보다 복잡한 시나리오를 기대할 수 있다.



일반적인 SoC와 비교하여 TSV를 이용한 3D IC의 장점은 다음과 같이 요약할 수 있다.
▶ 아날로그 및 메모리를 포함한 모든 기능을 고급 프로세스  노드로 옮길 필요가 없으므로 비용을 절감할 수 있다.
▶ 첨단 메모리 기술에 맞춰 초당 100Gbit에 달하는 높은 상호 연결 속도 및 대역폭 요구 사항을 충족하는 것이 더 쉽다.
▶ 3D IC는 소형화가 가능해 보드 및 최종 제품의 공간을 절 약한다. 매우 콤팩트한 모바일 디바이스에 이상적이다.
▶ 대형 드라이버가 더 이상 필요하지 않기 때문에 3D IC로  전력소모를 줄일 수 있다. 3D 적층은 더 적은 전력 으로 소형 I/O 드라이버를 사용할 수 있다. 또한 감소된  RLC(resistance-inductance-capacitance)는 전력소모  감소에 도움을 준다.
▶ 패키지 간 상호배선이 줄어들어서, 더 빨라진 성능과 더 우 수한 전력 프로파일을 실현한다.
▶ 모듈성, ‘다이 재사용’ 가능성 그리고 더 높은 프로세스 노 드에서 아날로그/RF를 유지하는 기능 덕분에 타임투마킷 을 실현할 수 있다.
▶ 포토닉스 또는 MEMS와 같은 이머징 테크놀로지들이 잠재 적으로 3D 적층에 집적될 수 있다.

와이어 본드 SiP와 비교해 TSV는 기생 RLC 감소, 성능 향상, 전력 절감 및 고밀도 구현을 제공한다. 실리콘 인터포저 방식과 비교할 때 수직형 3D 다이 적층은 높은 수준의 집적, 보다 작은 폼 팩터 및 더 빨라진 설계주기를 실현한다. 그러나 3D 적층은 열, 타이밍 및 전원 관리 문제를 비롯한 몇 가지 추가적인 도전과제가 남아있다. 이러한 문제는 하부에서 논의한다.

3D IC 설계상의 문제점과 요구 사항

TSV를 이용한 3D IC는 혁신적인 새로운 3D 디자인 시스템이 필요하지 않지만, 디지털 설계, 아날로그/사용자 정의 디자인 및 IC/패키지 공동 설계를 위해 기존 툴 세트에 몇 가지 새로운 기능들을 추가해야 할 필요가 있다. 이러한 기능들은 통일된 설계 의도, 추상화 및 융합이라는 3가지의 핵심적인 실리콘 구현 목표를 지원해야 한다. 최종 목표는 최단 처리 시간에서 시스템 비용을 최적화하는 것이다. 3D IC가 비용과 시간면에서 효과적이지 않다면, 널리 보급되지 않을 것이다.
무엇보다 포괄적인 솔루션이 필요하다. 많은 3D 적층은 디지털 및 아날로그/RF 회로를 결합하므로 강력한 아날로그/혼합-신호 기능이 필요하다. 고유한 적층 다이의 요구사항 때문에, IC/패키지 공동 설계 기능이 필수적이다. 또한 보드에 3D IC를 피팅하는 것이 어려워 적절한 분석 도구를 갖춘 유능한 PCB 레이아웃 시스템이 필요하다. 따라서 완벽한 ‘솔루션’을 제시하는 누군가는 디지털, 아날로그, IC, 패키지 및 PCB 디자인에 대한 전문적인 지식을 갖추고 있어야 한다.
3D IC 디자인은 공통된 노력이 필요하다. 패키지 설계자는 핀을 어디에 배치할 것인지에 대해서는 잘 알고 있지만 IC 디자인은 거의 알지 못한다. IC 설계자는 TSV를 다이에 넣을 수는 있지만 패키지에 대한 지식은 제한적이다. PCB 설계자는 3D IC 패키지를 보드의 다른 부품들과 통합해야 한다. 3D IC는 그 동안 개별적으로 작업해 온 그룹들 간의 긴밀한 협력이 기반이 된 공동 디자인이 필요하다.
TSV는 약간의 특수한 tooling 요구사항이 있다. Active layer 내의 TSV는 IC 설계 도구로 설계해야 한다. 그러나 active layer 내의 TSV는 패키징 또는 SiP 툴을 사용하여 기획할 수도 있다. Passive layer 내의 TSV는 패키징 또는 SiP 툴을 사용하여 기획 및 설계할 수 있다. 실리콘 인터포저는 디지털 IC 설계 툴로 설계하는 것이 가장 좋다. 3D IC의 설계 과제를 해결하려면 하부와 같은 새로운 기능이 필요하다:
▶ 시스템 수준 탐색
▶ 3D 플로어 플래닝
▶ 구현 (배치, 최적화 및 라우팅)
▶ 추출 및 분석
▶ 테스트 용이화 설계 (DFT)
▶ IC/패키지 공동 설계

도전 과제 및 기능은 다음 섹션에서 설명한다.

시스템 레벨 탐구
종종 ‘Pathfinding’라고 불리는 3D IC 시스템-레벨 탐구는 추상화 레벨을 높이고 다운스트림 툴의 설계 의도를 설명하는 방법을 지원한다. 사용자가 설계를 개별 칩으로 분할하고, 각 칩에 대한 적절한 실리콘 기술을 선택하고, 기능이 어디에 위치하는지 결정하고, 적층에서 최상의 다이 순서를 선정하고, 칩 간의 연결을 최적화하는데 도움을 준다. 그런 후에 이러한 의도는 디자인 프로세스를 통해서 전달되어야만 한다.
기존의 시스템-레벨 탐구 툴은 전력, 영역 및 비용을 조기에 예측할 수 있으며 아키텍처, 실리콘 IP 선택 및 파운드리 프로세스에 대한 what-if 탐색을 허용한다. 그러나 이러한 툴들은 적층 다이 구현과 패키지 고려사항을 지원하기 위해 확장될 필요가 있다.

3D 플로어 플래닝
TSV는 로직 게이트 및 기타 회로 기능과 비교해 매우 크다. 따라서 TSV의 수량과 위치가 중요하다. TSV가 너무 많으면 와이어 길이가 늘어난다. TSV는 커플링을 초래하지만, 이는 결합 영역에 공간을 추가하여 줄일 수 있다. 그러나 이것은 영역에 추가된다. TSV는 기계적 스트레스를 유발하여 주변 장치의 성능에 영향을 미칠 수 있다. 이러한 사항들을 감안할 때 TSV를 인식하는 3D 플로어플래닝 기능은 상당히 어려울 수 있다. 모든 다이를 캡처하기 위해 추상화 레벨을 제공해야만 하고, 실장 및 라우팅 툴 의도의 통일된 표현을 제공해야만 한다.
3D 플로어플랜은 X, Y 및 Z 방향으로 작동해야 하며 각 다이의 상단과 하단을 볼 수 있어야한다. 블록, TSV 및 마이크로 범프의 배치를 최적화하고 상호배선 거리를 단축함으로써 성능 향상 및 전력소모 절감을 실현시킬 수 있다. 연속적인 디자인 컨버전스의 경우, 마이크로 범프 및 TSV 할당은 인접한 다이 상의 플로어플랜을 고려해야 한다.
이상적으로 3D 플로어플랜은 열 인식 기능을 제공하므로 열적 위험을 회피할 수 있다. 또한 사용자가 적층에 있어서 최적의 다이 배치를 결정하는데 도움을 준다. 적층의 순서가 중요하다. 중간에 있는 다이는 열 문제에 가장 취약하다. 적층의 하단 칩은 에어 플로우에 가장 근접하다. 그래서 ‘가장 중요한’ 칩을 배치하는 것이 가장 좋다.

구현
3D IC의 집적, 배치 및 라우팅은 여러 가지 새로운 고려 사항을 양산해 낸다. 예를 들어, 인접한 다이의 피쳐에 의해 구동될 수 있는 새로운 레이아웃 규칙이 존재한다. 후면 RDL(redistribution layer)은 새로운 레이아웃 층이다. 자체 크기가 정해지면, TSV 자체가 중요한 새로운 레이아웃 피쳐가 된다.
3D IC를 지원하는 디지털 구현 시스템은 각 다이의 상단과 하단 모두를 고려하여 ‘양면 인식’이 되어야만 한다. 새로운 모델링 및 데이터베이스 인프라, TSV 사양 툴이 요구될 수도 있고, 다양한 적층 스타일을 지원할 수도 있다.
싱글-다이 IC의 전력 플래닝은 상당히 어렵다. 3D 적층에 들어가면, 더 복잡해진다. 설계자는 최상위 다이를 포함하여 모든 다이를 구동하기에 충분한 전력을 공급해야 한다. 설계자는 수직 전압 강하를 관리하고 시스템 전력 소비를 안정적으로 시연해야만 한다. 툴들은 TSV 및 마이크로-범프의 전력 분배를 지원해야 한다. 전체 3D IC 설계에 걸쳐 전력 의도의 통일된 표현이 이뤄져야 한다.
배치 및 라우터 툴들에는 핫 스폿을 피하기 위해 열 제한 조건이 내포되어 있어야만 한다. 라우팅 툴들은 TSV와 마이크로-범프를 올바르게 취급하고, 여러 다이에 걸쳐 신호를 라우팅하고, 인접한 다이 사이의 범프 정렬을 검증해야 한다.
왜곡을 피하면서 여러 다이에 걸친 클록을 관리하는 것은 또 다른 과제이다. 서로 다른 다이에 다른 클록이 존재한다면, 디자이너는 어떻게 동기화할 것인지를 알아야 한다.
아날로그 구현 환경 또한 3D IC 지원을 위해 추가되어야 한다. 유용한 기능의 예로는 백그라운드 view를 지닌 멀티-칩 시각화, 범프, TSV 및 역방향 라우팅 지원, TSV 연결을 통해 유지된 연결 추출을 포함하고 있다.
설계 컨버전스 프로세스 전체에 걸쳐서 설계 의도를 유지하고 점검해야 하며 적절한 구현 및 분석을 위해 필요한 추상화 기술을 적용해야 한다.

추출 및 분석
추출 및 분석 툴들은 설계 컨버젼스에 중요하다. 기존의 추출 및 분석 툴들을 3D IC 용으로 확장해야 한다. 예를 들어 툴들은 TSV, 마이크로 범프 및 인터포저 라우팅을 위한 RLC 기생을 고려해야 한다. 또한 분석 툴들은 3D 인식이 가능해야 한다. 타이밍, 신호무결성, 전력 및 열적경도는 여러 다이를 가로질러 분석되어야 한다. 멀티-다이 정적 타이밍은 다중 다이와 패키지 간의 상호 작용에 대한 이해와 함께 검증되어야만 한다.
금속 적층이 열 경도를 생성하기 때문에 열 분석 및 사인오프(sign off)가 특히 적층의 중간에 위치한 다이에서 중요하다. 또한, 3D 적층에 필요한 기판 박막화는 상대적으로 빈약한 열 발산을 초래한다. 배치 및 라우팅 이후에, 열 사인오프는 핫 스폿이 지정 수준 이하인지 확인하기 위해 필요하고, 그 온도 영향은 성능이나 누설에 부정적인 영향을 미치지 않는다.
사인오프는 3D IC 적층에 있어서 새로운 의문사항을 유발한다. 예를 들어 전체 스택에서 DRC(design rule checking)와 LVS(layout-versus-schematics)을 할 수 있는가? 전체 스택에 대해 타이밍을 확인할 수 있는가? 다이 간의 특정 크로스토크가 존재한가?
EMI는 3D IC에서 우려할만한 요소이며, 분석 툴들의 잠재적인 필요성을 높여준다. 다중 다이 패키지는 단일 다이 패키지보다 차폐가 약하므로 전자방출이 빠져 나갈 가능성이 더 크다. 마지막으로, TSV 연결이 용이하도록 3D IC를 구현하기 위해 웨이퍼는 얇아지고 있다. 이는 스트레스를 유발하고 열 변화에 대한 민감성을 추가한다. 웨이퍼가 휘어지거나 구부러지거나 균열되거나 부서지지 않도록 하기 위해 다양한 열 변형에 대한 테스트가 필요하다.

테스트용 설계
테스트는 적층 내부에서의 다이 액세스와 박막 웨이퍼의 올바른 취급을 포함해 3D IC에 대한 많은 과제를 제기하였다. 3D IC 실리콘이 구현되면 설계 의도가 유지되는지 검증하고, 시스템이 의도한대로 동작하지 않으면 문제를 올바르게 진단하는데 도움이 되는 새로운 표준 및 툴 지원 모두가 필요하다.
전통적인 단일-다이 IC 테스트와 마찬가지로 3D IC 테스트는 웨이퍼 테스트(실리콘 다이의 경우)와 패키지 테스트(패키지 내의 다이 조립 후)의 두 레벨에서 고려되어야 한다. 차이점은 3D IC 제조에서는 다이 스태킹(die stacking)과 TSV 본딩(bonding)과 같은 더 많은 중간 단계가 있다는 점이다. 이는 최종 조립 및 패키징 전에 웨이퍼 테스트를 실시할 수 있는 더 많은 기회를 제공한다.
웨이퍼 테스트는 비용 최적화를 위해 필요하다. 다이가 불량이면, 패키지에 넣기 전에 버릴 수 있다. 패키지-레벨 테스트를 잘못하면, 전체 패키지를 폐기해야만 한다. 따라서 웨이퍼 테스트는 특히 제품 초기에 하는 것이 매우 바람직하지만 결함은 여전히 상대적으로 높을 수 있다. 그러나 3D IC에 대한 웨이퍼 테스트는 세 가지 이유로 도전과제가 남아 있다. 첫째, 오늘날의 프로브 기술은 TSV 팁의 미세한 피치와 치수를 처리할 수 없으며 일반적으로 수백 개의 프로브를 처리하는 데만 국한되어 있는 반면, TSV에는 수천 개의 프로브를 가질 수도 있다. 둘째, 프로브 기술은 다운스트림 본딩 단계에서 잠재적으로 문제를 유발할 수 있는 스크럽 마크(scrub mark)를 남긴다. 셋째, 웨이퍼 테스트에서는 KGD(known-good die) 적층의 생성이 필요하다. KGD 적층을 위해, 웨이퍼는 TSV의 팁이 노출될 수 있도록 약 75% 수준으로 얇아져야만 한다. 그러나 박형 웨이퍼가 웨이퍼 프로브에 의해 접촉되기 때문에, 웨이퍼는 손상될 위험이 있다.
3D IC는 또한 새로운 intra-die 결함을 나타난다. 이는 웨이퍼 박형화(wafer thinning)과 같은 새로운 제조 단계 혹은 TSV 상단을 다른 웨이퍼에 본딩함으로써 나타날 수도 있다. 열 영향은 밀도가 높은 다이 적층에서 과도한 열이 발생할 수 있으므로 또 다른 잠재적 결함 원인이다. 열 기계적 응력은 적층 내 다양한 재료의 서로 다른 열 계수에 의해 발생한다. 제조 단계의 차이에도 불구하고 오류(쇼트, 오픈, 지연 결함)는 기존 IC에서 볼 수 있는 것과 유사하게 나타난다. 실증적 데이터를 더 많이 얻을 수 있도록 새로운 오류 모델이 필요할 수도 있다.
TSV 기반 상호배선을 통한 결함 모델링은 새로운 영역이다. 이러한 결함은 TSV의 제조 또는 본딩에 도입될 수 있다. 다행스럽게도 TSV를 통해 도입된 결함은 오픈, 쇼트, 정적, 지연 및 브리징 오류와 같은 기존 결함 모델에 매핑될 수 있다. 그러나 잘 알려진 결함에 대한 TSV 결함을 맵핑하는 방법론이 필요하다.
메모리 BIST, 논리 BIST 및 내부 스캔과 같은 DFT 기술이 도움이 될 수 있다. 3D IC 테스트를 위한 견고한 방법론에는 칩 I/O에서 개별 다이를 제어하고 관찰하는 효율적인 방법을 제공하는 DFT 아키텍처가 포함되어 있으며 다양한 테스트 액세스 모드(Known good die 테스트 혹은 known good stack 테스트용 모드와 같은)를 제공한다. On-chip 압축, 바운더리 스캔, MBIST(memory built-in self-test), 줄어든 핀 수 테스트 그리고 at-speed 테스트를 위한 on-chip clocking과 같은 기존의 DFT 아키텍처 접근방식 및 기술은 광범위하게 적용이 가능하다. 3D 관리와 관찰 목표를 충족시키기 위해 설정하고 최적화될 필요가 있다. 요령은 테스트 비용 및 출하 제품품질에 대한 제약조건을 충족시키는 동시에 다중 다이 전체에 걸쳐 영역 오버헤드를 최소화하도록 DFT 리소스를 인텔리전트하게 할당하는 것이 하나의 방법이다.

IC/패키지 공동 설계
3D IC의 개발자는 모든 전자제품이 칩, 패키지 및 보드의 서로 다른 세 가지 패브릭을 포함한다는 것을 기억해야 한다. 칩을 먼저 설계하고 패키지 및 보드 설계자들이 그것을 ‘벽을 넘어설’ 의도가 없다면 비용-효율적인 솔루션으로 최적의 설계 컨버전스가 나타나질 않을 것이다. 칩, 패키지 및 보드가 협조적으로 설계되지 않은 경우 상호배선은 최적화되지 않을 것이며, 한 지점에서 다른 지점까지 교차하는 신호를 처리하기 위해 추가 비아가 필요할 것이다. 결과적으로 성능이 저하되고 추가 보드 레이어가 필요하게 되며, 보드 및 패키지 비용이 상승 할 수 있다. 또한 공동 설계 없이 타이밍, 전력 및 신호무결성 최적화를 실현하기란 어려울 것이다.
IC/패키지 공동 설계는 3D IC에서 중요하다. 대량의 I/O가 존재하고, 하나의 패키지에 다중 다이가 들어가는 패키징 비용이 상승하기 때문이다. 동시 최적화가 이뤄지지 않는다면, 패키지는 실리콘 다이보다 더 많은 비용이 소요될 수 있다. I/O 타당성 플래닝, 연결 관리, 3D 시각화, SiP 레이아웃, 다중-패브릭 아날로그/RF 회로를 위한 서포트와 같은 성능들이 중요하다. 완벽한 설계 컨버전스를 보장하기 위해서는 패키징 툴이 IC 및 패키지 설계 의도를 이해하고 있어야만 하며, 패키지 서브스트레이트의 constraint-driven 레이아웃을 제공하기 위해 IC 설계 데이터베이스를 효과적으로 추상해야 한다.
보드도 역시 고려되어야만 한다. 3D 다이 적층은 아래의 보드로 연결되어야 하는 추가적인 상호배선이 발생한다. 패키지 내부에서 더 많은 연결이 처리되기 때문에 보드 상의 복잡성은 줄어든다. 보드 설계자는 3D 패키지 근처에 무엇이 배치되는지 알아야 한다. 부품을 올바르게 배치하고 회전시킴으로써 설계자는 보드에 필요한 레이어 수를 줄일 수 있다.
일부 회사는 보드 레벨에서부터 공동 설계를 추진하고 있다. 그들은 보드 상에서 부품이 배치될 위치를 알고, 그 자리에 고정한다. 그런 다음 최적의 연결성과 PCB 상의 최소 레이어 수 구성을 위해 적층 다이를 지닌 패키지를 설계한다. 그러나 공동 설계가 시작되는 곳에서는 그다지 중요하지 않다. 중요한 점은 3D IC 실리콘 구현 프로세스를 위해 컨버전스가 보장되어야 한다는 것이다.

3D IC 생태계 구축

시장을 충족시키는 충분한 턴어라운드 시간을 가지고 3D IC가 설계될 수 없고, 비용-효율적인 방법으로 제작될 수 없다면, 3D IC/TSV 실리콘 구현은 ‘주류’가 될 수 없으며 IDM(Integrated Device Manufacturers) 세계 밖으로 나아갈 수 없다. 이는 반도체 설계 회사, EDA 공급 업체, IP 공급 업체, OSAT 공급 업체를 포함하여 강력하고 잘 정의된 서플라이체인 생태계에서만 가능하다.
서로 다른 업체들 간의 영역이 희미해지기 시작했다. 예를 들어, 언제 TSV를 생성하고, 누가 책임을 질 것인가? 구현 가능성 단계는 다음과 같다:
▶ Via first - TSV로 웨이퍼 프로세싱이 시작되고 파운드리  업체에 의해 수행된다.
▶ Via middle - TSV는 트랜지스터 이후 그러나 파운드리  BEOL(back end of line) 전에 형성된다.
▶ Via last - TSV는 BEOL 이후에, 아마도 OSAT에 의해 형 성된다.



하나의 사이즈가 3D IC에 모두 맞지 않기 때문에 서플라이체인은 고객의 요구에 맞게 조정할 필요가 있다.
많은 고객은 생산을 시작하기 전에 3D 패키징 서비스 2차 공급업체 라인업을 완성하기 원하고 있다. 또한, 메모리 공급업체, 로직 IDM(Integrated Device Manufacturers), 파운드리 및 패키징 하도급 업체 간의 전략적인 핵심 제휴가 구축될 필요가 있다.
파운드리 업체는 디자인 룰을 수립하고, 모델과 라이브러리를 만들고, PDK(process design kit)와 레퍼런스 플로우를 제공해야 한다. 설계 규칙의 한 가지 예는 TSV를 능동 소자에 너무 근접하게 배치하지 않는 것이다. TSV가 기계적 스트레스를 유발하여 소자의 성능을 변경시킬 수 있기 때문이다. 툴들은 권장 TSV 지름과 피치를 알고 있어야만 한다. 그들은 TSV의 금속 라우팅 너비뿐만 아니라 TSV 간의 거리를 이해해야 한다.
2009년에 TSMC는 SiP 기능을 제공하는 Reference Flow 10.0을 발표했다. 2010년 6월에 발표된 Reference Flow 11.0은 2개-다이 적층의 배치 및 라우팅, 물리적 검증 및 열 분석을 포함한 새로운 TSV 설계 및 분석 기능으로 3D IC를 처리한다. 글로벌 파운드리 업체들은 또한 TSV가 탑재된 3D IC에 대한 지원을 적극적으로 추진하고 있다.
OSAT는 초기의 3D 적층과 인터포저 구성을 어셈블리하고, 다른 파운드리의 다이를 결합하고, 3D 적층용 테스트를 개발하는 역할을 수행할 것이다. 그러나 오랜 기간 동안 그들은 OSAT 내부 업무로 밀어붙이고 있는 파운드리 업체와 경쟁해야 할 것이다.

3D IC 표준
표준은 3D IC 생태계의 중요한 부분이 될 것이다. 초창기 표준 노력은 용어의 분류법을 정의하는데 초점을 둘 수도 있다. 메모리, 로직 및 인터포저 레이어와 같은 인터페이스 간의 I/O 표준화가 도움이 될 것이다.
한편, 3D-IC Alliance는 제조 측면에 초점을 맞추고, 수직 상호배선 요구사항을 표준화하기 위해 IMIS(Intimate Memory Interconnect Standard)를 출시했다.
표준화를 요구하는 또 다른 영역은 3D IC 테스트이다. 2개의 표준(IEEE 1149.7 compact JTAG 및 IEEE P1687 internal JTAG(iJTAG)) 이머징은 3D IC 내에 테스트 구조를 임베디드하기 위해 함께 사용될 수 있다.
임베디드 코어 테스트를 위한 IEEE 1500 표준은 IP 코어의 핀을 제어 가능하고 관찰 가능하게 만든다. 동일한 원리가 3D 적층 내에 개별 다이를 액세스하는데 잠재적으로 사용될 수 있다. IEEE 1500 ‘코어 테스트 래퍼(core test wrapper)’ 콘셉트는 코어 주위에 DFT wrapper를 둔다. 3D IC에서 이 콘셉트는 wrapper 내에 전체 다이를 배치할 수 있고, 제품-레벨 I/O 인터페이스를 통해 접근 가능하도록 할 수 있다. 동일한 테스트 패턴은 패키지 테스트 레벨에서 재사용될 수 있다.

결론

TSV를 이용한 3D IC는 반도체 업계에서 새로운 트렌드로 자리 잡았다. 이 제품은 많은 애플리케이션에서 강력한 파워, 성능 및 폼 팩터 장점을 제공하며, 급격히 증가하는 SoC 개발 비용을 낮출 수 있다. 설계자는 다른 프로세스 노드에서 다이를 적층할 수 있기 때문에 더 이상 아날로그 및 RF를 포함한 모든 시스템 부품들을 단일 프로세스 노드로 이동할 필요가 없다.
디자인이나 프로세스 관점에서 주요 버그가 존재하지 않지만, 주요 사용자들이 3D IC를 대량생산 구조로 가져오기 위해서는 아직도 해야 할 일들이 많이 남아 있다. 시스템-레벨 연구, 3D 플로어플래닝, 구현, 추출/분석, 테스트 그리고 IC/패키지 공동 디자인과 같은 분야에서 새로운 기능들이 필요하다. 비용-효율적이고, 적재적소에 맞게 설계하기 위해, 3D IC 실리콘 구현 플로우는 통일된 설계 의도, 추상화 그리고 물리적 및 제조 데이터와의 컨버전스를 지원해야 할 것이다. 파운드리, IP 공급업체, EDA 벤더 그리고 OSAT를 포함한 잘 조성된 생태계는 디자인 키트와 레퍼런스 플로우와 함께 할 필요가 있다.
비용-효율적인 3D IC 설계를 위해서는 칩, 패키지 및 보드의 세 가지 패브릭이 모두 필요하다. Cadence는 아날로그 및 디지털 구현, 패키징 및 PCB 설계 도구에 필요한 정보를 포괄적으로 제공하고 있으며, 이를 통해 TSV를 이용한 3D IC의 비용 효율적인 설계에 필요한 기능을 제공할 수 있는 독보적인 입지를 확보하고 있다.     


 

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