티어들 사이의 짧은 인터커넥션 가능  
상이한 재료의 층들 구현 

상세한 설명에 개시된 실시예들은 모놀리식 삼차원(3D) 집적 회로(IC)(3D IC) 집적 기술을 사용한 완전한 시스템-온-칩(SOC) 솔루션을 포함한다. 시스템 온 어 칩(system on a chip)을 생성하기 위해 모놀리식 3D IC 내의 층들 및 모놀리식 인터티어 비아(MIV: monolithic intertier via)들을 통과하는 티어들 사이에서 가능한 수반되는 짧은 인터커넥션들을 맞춤화하는 능력의 예를 포함한다. 특히, 3D IC의 상이한 티어들은 상이한 기능을 지원하도록 구성되고, 그리고 상이한 설계 기준들을 준수한다. 따라서 3D IC는 아날로그 층, 더 높은 전압 임계치를 갖는 층들, 더 낮은 누설 전류를 갖는 층들, 상이한 베이스 재료들을 필요로 하는 컴포넌트들을 구현하기 위한 상이한 재료의 층들 등을 가질 수 있다. 적층된 다이들과는 달리, 상부 층들은 하부 층들과 동일한 크기일 수 있는데, 그 이유는 어떠한 외부 와이어링 커넥션들도 요구되지 않기 때문이다.

배경 기술

모바일 통신 디바이스들이 현재 사회에서 흔해졌다. 이들 모바일 디바이스들의 보급은 부분적으로, 이러한 디바이스들 상에서 이제 가능하게 된 많은 기능들에 의해 이루어졌다. 이러한 기능들에 대한 요구는 프로세싱 능력 요건들을 증가시키고, 그리고 더 강력한 배터리들에 대한 필요를 생성한다. 모바일 통신 디바이스의 제한된 하우징의 공간 내에서, 배터리들은 프로세싱 회로와 결합한다. 제한된 공간은, 컴포넌트들의 지속적인 소형화 및 회로 내에서의 전력 소모에 대한 압박의 원인이 된다. 소형화는 모바일 통신 디바이스들의 집적 회로(IC: integrated circuit)들에서의 특정 관심사였지만, 다른 디바이스들의 IC들에 대한 소형화 노력들이 또한 진행되어왔다.
디지털 컴포넌트들을 소형화하고 훨씬 더 많은 디지털 기능들을 단일 집적 회로(IC) 안에 밀어 넣는데 더 많은 노력들이 이루어졌다. 그러나 지금까지 이를테면, 셀룰러 전화 또는 다른 모바일 통신 디바이스에 대한 신호 프로세싱 엘리먼트 및 라디오 주파수(RF: radio frequency) 트랜시버를 설계할 때, 아날로그 컴포넌트 및 디지털 컴포넌트 둘 다를 단일 IC 내에 포함시키는 것은 어렵다는 것이 증명되었다. 마찬가지로, 심지어 디지털/아날로그 코인(coin)의 동일한 면 내에서도 이질적인 물리적 요건들을 갖는 컴포넌트들을 단일 IC 안에 통합시키는 것이 때때로 어려울 수 있다. 예컨대, 고속 요건을 갖는 엘리먼트들은 저 전류 누설을 요구하는 엘리먼트들과 동일한 칩 안에 통합되기가 어려울 수 있다. 이러한 엘리먼트들을 단일 칩 안에 결속시킬 때의 이러한 어려움은 사실상 시스템-온-칩(SOC: system-on-chip) 솔루션을 비실용적이게 만들었다. 대부분의 디바이스들에서, 아날로그 칩이 생성되고, 그리고 디지털 칩에 전기적으로 커플링된다. 커플링은 전기적 전도체들을 요구하고, 그리고 심각한 면적 페널티를 야기하는데, 그 이유는 디바이스 내의 공간이 이들 전도체들에 바쳐지기 때문이다. 전도체들에 대한 이러한 공간의 사용은 일반적인 소형화 목표들과 충돌한다.
이들 결합하는 설계 기준들에 대한 하나의 타협 솔루션이 다이(die) 적층 설계들 또는 다른 패키지형 시스템(SIP: system in package) 어레인지먼트들였다. 이러한 다이 적층 어레인지먼트들에서는, 디지털 다이가 아날로그 다이의 위에 적층되거나 또는 그 반대이다. 그러나 다이들을 인터커플링시키는 공간이 여전히 쓰인다. 마찬가지로, 상부 다이가 하단 다이보다 보통 더 작고, 이는 지구라트(ziggurat)와 같은 형상을 형성한다.
서로 적층된 세 개만큼 많은 다이들을 갖는 상용 구현들이 존재하지만, 이들 구현들은 실질적인 공간 절감들을 갖지 않는다. 따라서 정확하게 통합된 SOC에 대한 필요가 남아 있다.

발명의 내용  
상세한 설명에 개시된 실시예들은 모놀리식 삼차원(3D: three dimensional) 집적 회로(IC: integrated circuit)(3D IC) 집적 기술을 사용한 완전한 시스템-온-칩(SOC: system-on-chip) 솔루션을 포함한다. 본 개시물은, (SOC)로 둘 다 지칭되는 ‘시스템 온 어 칩(system on a chip)’ 또는 ‘시스템-온-칩’을 생성하기 위해 모놀리식 3D IC 내의 층들 및 모놀리식 인터티어 비아(MIV: monolithic intertier via)들을 통과하는 티어들 사이에서 가능한 수반되는 짧은 인터커넥션들을 맞춤화하는 능력의 예들을 포함한다. 특히, 3D IC의 상이한 티어들은 상이한 기능을 지원하도록 구성되고, 그리고 상이한 설계 기준들을 준수한다. 따라서 3D IC는 하나 또는 그 초과의 아날로그 층들, 디지털 층들, 더 높은 전압 임계치를 갖는 층들, 더 낮은 누설 전류를 갖는 층들, 전원 층들, 상이한 베이스 재료들을 필요로 하는 컴포넌트들을 구현하기 위한 상이한 재료의 층들 등을 가질 수 있다. 패키지형 시스템(SIP) 어레인지먼트들의 적층된 다이들과는 달리, 상부 층들은 하부 층들과 동일한 크기일 수 있는데, 그 이유는 어떠한 외부 와이어링 커넥션들도 요구되지 않기 때문이다. 단일 3D IC 내에 무수한 층들을 가짐으로써, 전체 시스템이 단일 IC에서 제공될 수 있고, 이에 따라 SOC를 제공할 수 있다.
이와 관련하여, 일 실시예에서, 모놀리식 3D IC 시스템이 제공된다. 모놀리식 3D IC 시스템은, 하나가 다른 하나 위에 있는 식으로 포지셔닝된 복수의 티어(tier)들을 포함한다. 또한, 시스템은, 계산, 디지털 프로세싱, 아날로그 프로세싱, 라디오 주파수(RF: radio frequency) 신호 프로세싱, 아날로그/믹싱된 신호 프로세싱, 전력 관리, 센서, 전원, 배터리, 메모리, 디지털 논리, 저 누설, 저 잡음/고 이득, 클록, 조합 논리(combinatorial logic) 및 순차 논리로 구성된 그룹으로부터 선택된 복수의 기능 엘리먼트들을 포함한다. 또한, 시스템은 복수의 기능 엘리먼트들이 복수의 티어들 사이에 분산됨을 포함한다. 또한, 시스템은 복수의 티어들을 전기적으로 커플링시키는 복수의 MIV를 포함한다. 또한, 시스템은, 복수의 기능 엘리먼트들이 완전한 자립형 SOC를 제공함을 포함한다.
다른 실시예에서, 모놀리식 3D IC 시스템이 개시된다. 모놀리식 3D IC 시스템은 하나가 다른 하나 위에 있는 식으로 포지셔닝된 복수의 티어들을 포함한다. 또한, 시스템은, 계산, 디지털 프로세싱, 아날로그 프로세싱, RF 신호 프로세싱, 아날로그/믹싱된 신호 프로세싱, 전력 관리, 센서, 전원, 배터리, 메모리, 디지털 논리, 저 누설, 저 잡음/고 이득, 클록, 조합 논리 및 순차 논리로 구성된 그룹으로부터 선택된 복수의 기능들을 제공하기 위한 수단을 포함한다. 또한, 시스템은 복수의 기능들을 제공하기 위한 수단이 복수의 티어들 사이에 분산됨을 포함한다. 또한, 시스템은 복수의 티어들을 전기적으로 인터커플링시키기 위한 수단을 포함한다. 또한, 시스템은 복수의 기능들을 제공하기 위한 수단이 완전한 자립형 SOC를 제공함을 포함한다.
다른 실시예에서, 3D IC 시스템을 구현하는 방법이 개시된다. 방법은 3D IC 내에 복수의 티어들을 제공하는 단계를 포함한다. 또한, 복수의 티어들에 걸쳐 다수의 기능 엘리먼트들을 제공하는 단계를 포함한다. 또한, 방법은 MIV를 사용하여 복수의 티어들을 인터커플링시키는 단계를 포함한다. 또한, 방법은 완전한 자립형 SOC에 이 3D IC를 제공하는 단계를 포함한다.

발명의 내용  
도면의 도들을 참조하여, 본 개시물의 여러 예시적 실시예들이 설명된다. 단어 ‘예시적’은 본원에서 ‘예, 실례, 또는 예시로서의 역할을 하는’을 의미하는데 사용된다. 본원에서 ‘예시적’인 것으로서 설명된 임의의 실시예가 반드시 다른 실시예들보다 바람직하거나 또는 유리한 것으로서 이해되어야 하는 것은 아니다.
상세한 설명에 개시된 실시예들은 모놀리식 삼차원(3D) 집적 회로(IC)(3D IC) 집적 기술을 사용한 완전한 시스템-온-칩 솔루션을 포함한다. 본 개시물은, SOC로 둘 다 지칭되는 ‘시스템 온 어 칩’ 또는 ‘시스템-온-칩’을 생성하기 위해 모놀리식 3D IC 내의 층들 및 모놀리식 인터티어 비아(MIV)들을 통과하는 티어들 사이에서 가능한 수반되는 짧은 인터커넥션들을 맞춤화하는 능력의 예들을 포함한다. 특히, 3D IC의 상이한 티어들은 상이한 기능을 지원하도록 구성되고, 그리고 상이한 설계 기준들을 준수한다. 따라서 3D IC는 하나 또는 그 초과의 아날로그 층들, 디지털 층들, 더 높은 전압 임계치를 갖는 층들, 더 낮은 누설 전류를 갖는 층들, 전원 층들, 상이한 베이스 재료들을 필요로 하는 컴포넌트들을 구현하기 위한 상이한 재료의 층들 등을 가질 수 있다. 패키지형 시스템(SIP) 어레인지먼트들의 적층된 다이들과는 달리, 상부 층들은 하부 층들과 동일한 크기일 수 있는데, 그 이유는 어떠한 외부 와이어링 커넥션들도 요구되지 않기 때문이다. 단일 3D IC 내에 무수한 층들을 가짐으로써, 전체 시스템이 단일 IC에서 제공될 수 있고, 이에 따라 SOC를 제공할 수 있다.
본 개시물의 세부사항들을 다루기 전에, 본원에 제안된 SOC 어드밴스들로부터 이득을 얻을 수 있는 통상적인 디바이스들의 간략한 설명이 제공된다.

기능을 구현하기 위해 다수의 IC들을 현재 사용하는 많은 디바이스들이 존재한다. 몇 개만이 본원에 예시되지만, 본 개시물이 본원에 예시된 디바이스들을 넘어서는 디바이스들에 적용 가능함이 인식되어야 한다. 이와 관련하여, 그림 1은 통상적인 라디오 주파수(RF) 모바일 단말(10)을 예시한다. 모바일 단말들, 예컨대, 셀룰러 전화들, 스마트폰들, 무선호출기들 등이 흔하다. 모바일 단말(10)은 수신기(12), 송신기(14), 안테나(16), 스위치(18), 베이스밴드 프로세서(20), 제어 시스템(22), 주파수 합성기(24) 및 사용자 인터페이스(26)를 포함할 수 있다.
수신기(12)는 기지국(미도시)에 의해 제공되는 하나 또는 그 초과의 원격 송신기들로부터 RF 신호를 지닌 정보를 수신한다. 저 잡음 증폭기(LNA: low noise amplifier)(28)는 신호를 증폭시킨다. 필터(30)가 수신 신호에서 브로드밴드 간섭을 최소화시키는 반면에, 하향 변환 및 디지털화 회로(32)는 필터링된 수신 신호를 중간 또는 베이스밴드 주파수 신호로 하향 변환하며, 그 다음 이 중간 또는 베이스밴드 주파수 신호는 하나 또는 그 초과의 디지털 스트림들로 디지털화된다. 수신기 프론트 엔드(22)는 통상적으로, 주파수 합성기(24)에 의해 생성되는 하나 또는 그 초과의 믹싱 주파수들을 사용한다. 베이스밴드 프로세서(20)는 디지털화된 수신 신호를 프로세싱하여, 신호에서 전달되는 정보 또는 데이터 비트들을 추출한다. 그로 인해서, 베이스밴드 프로세서(20)는 통상적으로 하나 또는 그 초과의 디지털 신호 프로세서(DSP: digital signal processor)들로 구현된다.
그림 1을 계속 참조하면, 송신 측에서, 베이스밴드 프로세서(20)는 제어 시스템(22)으로부터, 음성, 데이터 또는 제어 정보를 표현할 수 있는 디지털화된 데이터를 수신하고, 이 베이스밴드 프로세서(20)는 송신을 위해 이 디지털화된 데이터를 인코딩한다. 인코딩된 데이터는 RF 송신기(14)에 출력되는데, 여기서 이 인코딩된 데이터는 변조기(34)에 의해 캐리어 신호를 원하는 송신 주파수로 변조시키는데 사용된다. RF 전력 증폭기(36)는 변조된 캐리어 신호를 송신에 적절한 레벨로 증폭시키고, 그리고 증폭되고 변조된 캐리어 신호를 스위치(18)를 통해 안테나(16)에 전달한다.
그림 1을 계속 참조하면, 사용자는 사용자 인터페이스(26)를 통해 모바일 단말(10)과 상호작용할 수 있고, 사용자 인터페이스(26)는 마이크로폰, 스피커, 키패드 및 디스플레이와 연관된 회로(38)를 포함할 수 있다.
인터페이스 회로(38)는 통상적으로 아날로그-대-디지털(analog-to-digital) 컨버터들, 디지털-대-아날로그(digital-to-analog) 컨버터들, 증폭기들 등을 포함한다. 부가하여, 인터페이스 회로(38)는 음성 인코더/디코더를 포함할 수 있는데, 이 경우 인터페이스 회로(38)는 베이스밴드 프로세서(20)와 직접적으로 통신할 수 있다. 수신 신호에 인코딩된 오디오 정보는 베이스밴드 프로세서(20)에 의해 복구되고, 그리고 인터페이스 회로(38)에 의해, 스피커를 구동시키기에 적절한 아날로그 신호로 변환된다. 키패드 및 디스플레이는 사용자가 모바일 단말(10)과 상호작용하는 것을 가능하게 한다. 예컨대, 키패드 및 디스플레이는, 사용자가 다이얼링될 번호들을 입력하고, 주소록 정보에 액세스하고 등을 가능하게 할 뿐만 아니라, 호출 진행 정보를 모니터링하는 것을 가능하게 할 수 있다.
실제, 모바일 단말(10)은 모바일 단말(10)의 상이한 기능들에 대한 하나 또는 그 초과의 IC들을 가질 수 있다. 예컨대, 스위치(18)가 하나의 IC이고, 수신기(12)가 다른 IC이며, 베이스밴드 프로세서(20)가 제3 IC이고, 송신기(14)가 제4 IC이며, 그리고 인터페이스 회로(38)가 제5 IC일 수 있다. 다양한 IC들은 아날로그, 디지털로 설계될 수 있거나 또는 그렇지 않으면 개개의 IC들 상에 배치된 외견상으로 호환성이 없는 기술 타입들을 가질 수 있다. 이들 다양한 IC들이 일반적인 바와 같이 이차원 레이아웃으로 배열된다면, 다양한 IC들을 상호연결시키는데 요구되는 와이어링의 양은 큰 부피의 공간을 요구하며, 이는 산업의 소형화 목표들에 모순된다.

그림 2는 프로세서-기반 시스템(60)의 예를 예시한다. 프로세서-기반 시스템(60)은 하나 또는 그 초과의 중앙 프로세싱 유닛(CPU: central processing unit)들(62)을 포함하고, 각각은 하나 또는 그 초과의 프로세서들(64)을 포함한다. CPU(들)(62)는 일시적으로 저장된 데이터에 대한 신속한 액세스를 위해 프로세서(들)(64)에 커플링된 캐시 메모리(66)를 가질 수 있다. CPU(들)(62)는 시스템 버스(67)에 커플링되고, 그리고 프로세서-기반 시스템(60)에 포함된 디바이스들을 인터커플링시킬 수 있다. 잘 알려진 바와 같이, CPU(들)(62)는 시스템 버스(67)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다.
그림 2를 계속 참조하면, CPU(들)(62)는 예들로서, 메모리 시스템(68), 하나 또는 그 초과의 입력 디바이스들(70), 하나 또는 그 초과의 출력 디바이스들(72), 하나 또는 그 초과의 네트워크 인터페이스 디바이스들(74) 및 하나 또는 그 초과의 디스플레이 제어기들(78)을 포함하는 이들 다른 디바이스들과 통신할 수 있다.
입력 디바이스(들)(70)는, 이에 제한되는 것은 아니지만 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(72)는, 이에 제한되는 것은 아니지만 오디오, 비디오, 다른 시각적 표시기들 등을 포함하는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(74)는 네트워크(76)로의, 그리고 네트워크(76)로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스들일 수 있다. 네트워크(76)는, 이에 제한되는 것은 아니지만 유선 또는 무선 네트워크, 전용 또는 공용 네트워크, 로컬 영역 네트워크(LAN: local area network), 와이드 로컬 영역 네트워크(WLAN:wide local area network) 및 인터넷을 포함하는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(74)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다.
CPU(들)(62)은 또한, 하나 또는 그 초과의 디스플레이들(80)에 전송되는 정보를 제어하기 위해 시스템 버스(67)를 통해 디스플레이 제어기(들)(78)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(78)는 디스플레이될 정보를 하나 또는 그 초과의 비디오 프로세서들(82)을 통해 디스플레이(들)(80)에 전달하고, 이 하나 또는 그 초과의 비디오 프로세서들(82)은 디스플레이될 정보를 디스플레이(들)(80)에 적절한 포맷으로 프로세싱한다. 디스플레이(들)(80)는, 이에 제한되는 것은 아니지만 음극선관(CRT: cathode ray tube), 액정표시장치(LCD: liquid crystal display), 플라즈마 디스플레이 등을 포함하는 임의의 타입의 디스플레이를 포함할 수 있다.
다시, 그림 2의 기능 블록들 중 많은 기능 블록들이 별개의 IC들로 구현될 수 있음이 인식되어야 한다.
이들 IC들 각각은 디바이스의 인쇄 회로 보드(PCB: printed circuit board)에 대한 그 자신의 커넥션들뿐만 아니라 디바이스에 있는 다른 IC들에 대한 통신을 허용하기 위한 와이어링 커넥션들을 갖는다. 위에서 주목된 바와 같이, 많은 와이어링 커넥션들의 존재는 디바이스 내의 공간을 소모하고, 그리고 다른 점에서 보면 바람직하지 않다.
앞에서 주목된 바와 같이, 단 두 개의 디바이스들만이 그림 1 및 그림 2에서 예시되지만, 제한 없이, 셋톱박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정된 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 퍼스널 디지털 어시스턴트(PDA: personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크(DVD: digital video disc) 플레이어 및 휴대용 디지털 비디오 플레이어를 비롯해 본 개시물의 실시예들로부터 이득을 얻을 수 있는 많은 프로세서-기반 디바이스들이 존재함이 인식되어야 한다.

지금까지는, 이러한 디바이스들에 있는 복수의 IC들에 의해 소모되는 공간을 최소화하기 위한 통상적인 노력들은 SIP 어레인지먼트들에 초점을 맞추었다. 즉, IC들의 개수가 보존되지만, 패키지 안에 적층된다. 세 개의 이러한 적층 어레인지먼트들은 그림 3을 참조하여 제공된다. 단일 IC 내에 상이한 기술들을 통합시킬 때 경험 되는 어려움 때문에, 개별적이고 별개의 IC들이 보존된다. 예컨대, 제작 기술들이 아날로그 컴포넌트와 디지털 컴포넌트 사이에 크게 상이하고, 이에 따라, 단일 IC에 컴포넌트들 둘 다를 포함시키기는 어렵다. 마찬가지로, 고속 회로를 지원하기 위한 제작 기술들은 저 전류 누설을 제공하는데 사용되는 그러한 기술들과 상이하고, 그리고 단일 IC에 양쪽 타입들의 컴포넌트들을 포함시키기는 어렵다. 요컨대, IC 내에서 상이한 기능들을 달성하기 위해서는 많은 충돌하는 기술 요건들이 존재한다.
이와 관련하여, 그림 3의 (a)는 다이 적층 시스템(90A)을 예시한다. 다이 적층 시스템(90A)은 제1 IC(94A)로부터 형성된 제1 층(92A) 및 제2 IC(98A)로부터 형성된 제2 층(96A)을 갖는다. 이 어레인지먼트는, 제1 IC(94A)와 제2 IC(98A) 사이에 어떠한 직접적인 와이어 커넥션도 존재하지 않는다는 점에서, 때때로 무선 본드로 지칭된다. 제1 IC(94A)는 외부 와이어링(100A)을 이용하여 제2 IC(98A)에 인터커플링된다. 외부 와이어링(100A)을 수용하기 위해, 제2 층(96A)은 제1 층(92A)보다 더 작다. 마찬가지로, 제1 IC(94A)는 외부 와이어링(102A)에 의해 디바이스(미도시) 내의 다른 엘리먼트들에 커플링된다. 외부 와이어링(100A 및 102A)에 대한 필요는 다이 적층 시스템(90A)을 구현하는데 요구되는 영역을 확장시킨다. 마찬가지로, 외부 와이어링(100A)의 존재 및 제2 층(96A)의 대응하는 더 작은 영역은, 더 적은 옵션들이 제2 IC(98A) 내의 컴포넌트들에 이용 가능함을 의미한다. 대안적으로, 제2 IC(98A) 내의 엘리먼트들이 특정한 크기를 갖는다면, 심지어 제1 IC(94A) 내의 엘리먼트들이 그 영역 전부를 요구하지 않더라도, 제1 층(92A)은 대응하게 더 커야 한다. 요컨대, 다이 적층 시스템(90A)은 완전한 시스템을 제공하기 위한 최적의 솔루션이 아니며, 그리고 본원에서 사용되는 SOC 솔루션이 아닌 것으로 구체적으로 정의된다.
그림 3의 (b)를 참조하면, 다이 적층 시스템(90B)은 다이 적층 시스템(90A)과 유사하지만, 외부 와이어링(100A) 대신에, 제1 IC(94B)를 제2 IC(98B)와 상호연결시키는데 솔더 범프들(100B)이 사용된다. 이 어레인지먼트는 플립-칩 어레인지먼트로 때때로 지칭된다. 페이스 대 페이스 본딩(face to face bonding)이 달성되지만, 두 개의 층들에 대해서만 달성된다. 둘보다 많은 층들이 사용된다면, 외부 와이어링(예컨대, 도 3a에서 사용된 외부 와이어링)이 요구된다. 그러나 심지어 단 두 개의 층들에 대해서도, 다이 적층 시스템(90B)을 디바이스 내의 다른 엘리먼트들에 상호연결시키기 위해 외부 와이어링(102B)이 여전히 존재한다. 제1 IC(94B)의 상부 표면 상의 외부 와이어링(102B)의 포지셔닝은, 직전에 논의된 동일한 단점들로, 제2 IC(98B)가 제1 IC(94B)보다 더 작게 되도록 강제한다. 다시, 이러한 다이 적층 어레인지먼트는 본원에서 사용되는 SOC가 아닌 것으로 구체적으로 정의된다.
그림 3의 (c)를 참조하면, 다이 적층 시스템(90C)은 마찬가지로 다이 적층 시스템들(90A, 90B)과 유사하지만, 외부 와이어링(100A) 대신에, 솔더 범프들(100C)이 제1 IC(94C)를 제2 IC(98C)와 인터커플링시킨다. 마찬가지로, 비아들(104C)(이 비아들(104C)은 실리콘 관통 비아(TSV: through silicon via)들일 수 있음)이 제1 IC(94C)를 통해 연장된다. TSV는 통상적으로 꽤 크고(예컨대, ~마이크론), 대응하게 대면적 페널티를 부과하는데, 그 이유는 제1 IC(94C) 내의 와이어링이 TSV 주위에서 라우팅되어야 하기 때문이다. 액티브 컴포넌트들을 위한 공간에 대한 이러한 라우팅 및 요건들은, 다시, 제1 IC(94C)가 제2 IC(98C)보다 더 크게 되도록 강제한다. 다시, 이러한 다이 적층 어레인지먼트는 본원에서 사용되는 SOC가 아닌 것으로 구체적으로 정의된다.
다이 적층 시스템들(90A-90C) 각각에 대해, 다른 전자기 간섭(EMI: electromagnetic interference)에 대한 바람직하지 않은 누화가 존재할 수 있고, 이는 섬세한 아날로그 및/또는 RF 신호 프로세싱 유닛들의 잠재적 고장을 유도한다. 마찬가지로, 비교적 큰 칩 크기는 높은 수율 손실을 유발하고, 그리고 다른 패키징 과제들을 생성한다.
SIP의 크기 페널티들 및 다른 단점들과 대조적으로, 본 개시물은 모놀리식 3D IC 기술을 사용하여 사실상 단일 칩 SOC를 제공한다. 이에 따라, SOC는 3D IC 내의 다수의 티어들에 걸쳐 이종 기능들을 갖는 단일 3D IC로 만들어질 수 있다. 일부 기능들이 단일 티어 내에 공동 위치될 수 있는 반면에, 일부 기능들은 다수의 티어들에 걸쳐 분산될 수 있다. 이에 따라, 본 개시물의 SOC는, 상이한 기술들 또는 플레이버(flavor)들의 상이한 티어들에서 시스템 기능들의 이종 파티셔닝, 상이한 기술들 또는 플레이버들의 상이한 티어들에서 회로 기능들을 이종으로 파티셔닝하는 것, 그리고 상이한 기술들 또는 플레이버들의 상이한 티어들에서 상이한 기능들을 동종으로 파티셔닝하는 것을 허용한다.

이와 관련하여, 그림 4는 3D IC SOC(110)의 단순화된 단면도를 예시한다. 3D IC SOC(110)는 다수의 티어들(112)을 갖는다. 티어들(112)은 수소 컷팅 또는 다른 모놀리식 티어 형성 방법에 의해 형성될 수 있다. 예시적 수소 컷팅 프로세스에 관한 더 많은 정보를 위해, 관심 있는 독자는 2013년 2월 12일자로 출원된 U.S. 특허출원 일련 번호 13/765,080를 참조하며, 이 출원은 본원에 인용에 의해 그 전체가 통합된다.
앞에서 주목된 바와 같이, 3D IC 기술의 사용은, 3D IC SOC(110) 내에 있는 티어들(112) 중 상이한 티어들이 상이한 기능들을 수행하고 단일 3D IC SOC(110)에서 특정한 디바이스의 기능들 전부를 제공하도록 허용한다. 예컨대, 3D IC SOC(110)는 모바일 단말, 예컨대, 그림 1을 참조하여 위에서 설명된 모바일 단말(10)에 대한 RF 트랜시버 및 제어기일 수 있다. 이에 따라, 제1 티어(114)는 센서들 및 다른 큰 피처(feature) 크기 엘리먼트들을 포함한다.
그림 4를 계속 참조하면, 제2 티어(116)는 라디오 주파수, 아날로그 및/또는 전력 관리 집적 회로(PMIC: power management integrated circuit) 컴포넌트들, 예컨대, 수신기(22), 송신기(24) 및 듀플렉서/스위치(28)를 포함할 수 있다. 제2 티어(116)는 비교적 저 잡음이 되도록 설계될 수 있어, 들어오는 RF 아날로그 신호들이 왜곡되지 않는다.
그림 4를 계속 참조하면, 전자기(EM: electromagnetic) 차폐부(118)가 제2 티어(116)와 제3 티어(120) 사이에 포지셔닝될 수 있다. EM 차폐부(118)는 전도성 재료, 예컨대, 그래핀 층으로 형성될 수 있다. 3D IC에서의 그래핀 차폐부들에 관한 더 많은 정보를 위해, 관심 있는 독자는 2013년 2월 12일자로 출원된 U.S. 특허 출원 일련 번호 13/765,061을 참조하며, 이 출원의 개시물은 본원에 인용에 의해 그 전체가 통합된다.
EM 차폐부(118)의 존재는 제1 및 제2 티어들(114, 116)로부터의 잡음이 제3 티어(120)의 저 잡음 특성들에 영향을 끼치는 것을 막는 것을 돕는다. 제3 티어(120)는 모뎀 또는 다른 제어기를 가질 수 있다. 제3 티어(120) 상에 기능들을 수용하기 위해, 제3 티어(120)의 재료들 및 설계는 매체 속도 아키텍처를 촉진시키도록 선택될 수 있다.
그림 4를 계속 참조하면, 제4 및 제5 티어들(122, 124)은 동적 RAM(DRAM: dynamic RAM), 정적 RAM(SRAM: static RAM) 등을 비롯한 랜덤 액세스 메모리(RAM: random access memory)를 갖는 메모리 비트셀 어레이일 수 있다. 티어들(122, 124) 둘 다는, RAM의 동작을 개선시키기 위해 저 누설 회로를 제공하도록 설계될 수 있다.
그림 4를 계속 참조하면, 제6 및 제7 티어들(126, 128)은 일반적인 프로세싱 유닛 티어들일 수 있다. 제6 티어(126)가 디지털 신호 프로세서(DSP), 예컨대, 조합 논리(combination logic)를 사용하는 베이스밴드 프로세서(30)(그림 1 참조)를 포함할 수 있는 반면에, 제7 티어(128)는 순차 논리(sequential logic)에 의존하는 DSP를 포함할 수 있다. 티어들(126, 128) 둘 다는 누설에 관한 관심사들보다 고속들을 지원하도록 설계될 수 있다.

상이한 티어들에 상이한 기능들을 제공하고 그리고/또는 회로들을 상이한 티어들에 걸쳐 분할할 수 있음으로써, 배터리들, 센서들, 메모리, 에너지 하베스팅 기능들, PMIC, 프로세서들, 디지털 및 아날로그 컴포넌트들 등을 포함하는 완전한 시스템 IC가 가능하다. 각각의 티어는 그 각각의 티어에 대해 포지셔닝되는 기능들을 수용하도록 최적화될 수 있다. 부가하여, 매우 높은 밀도의 티어 대 티어 링크들(즉, MIV)은 고도의 웨이퍼 레벨 집적을 허용한다. 3D IC SOC는 동종 셀 레벨 3D 파티션 - 순차-조합 논리, 다중-티어 메모리 비트셀 어레이들을 가질 수 있다. 마찬가지로, 3D IC SOC는 세립(fine grain) 이종 3D 파티션, 예컨대, 디지털 코어에 대한 메모리, 비트셀 어레이-제어 논리 파티션들을 가질 수 있다. 이 유연성은 최적 시스템 기능들을 위한 넓은 범위의 기술 피처들을 허용한다.
앞에서 주목된 바와 같이, 예시적 실시예에서, 3D IC SOC는 그림 5에 예시된 바와 같이 완전한 RF 트랜시버 및 베이스밴드 프로세서 모두 하나로 된 IC일 수 있다. 특히, 그림 5는 모바일 단말(150)의 회로 엘리먼트들이 단일 3D IC(152) 내에 포함된다는 점을 제외하고서, 모바일 단말(10)과 유사한 모바일 단말(150)을 예시한다. 원해진다면, 안테나를 3D IC 안에 통합시키는 것이 가능하더라도, 안테나(16) 및 사용자 인터페이스(26)는 3D IC(152)와 별개이다. 회로 엘리먼트들의 기능들은 동일하게 유지되고, 이에 따라, 동일한 번호들을 사용하여 참조된다. 마찬가지로, 프로세서, 배터리 및 메모리를 갖는 제어 시스템이 단일 3D IC SOC에 있을 수 있다.

이러한 3D IC SOC는, 우월한 시스템 성능을 여전히 허용하면서 공간 절감 설계들을 허용하는데, 그 이유는 개별 티어들이 그 개별 티어들에 대해 포지셔닝되는 기능들에 맞춤화되기 때문이다. 차폐부들 또는 다른 절연 기술들의 사용은 개선된 신호 절연을 허용한다. 추가로, 어떠한 외부 와이어링 커넥션들도 상이한 층들 사이 또는 상이한 IC 사이에서 요구되지 않는다는 점에서, 전체적으로 감소된 복잡성이 존재한다. 예시적 실시예에서, 총 3D IC SOC는 일 ㎣보다 작을 수 있다.
그림 6을 참조하면, 프로세서-기반 시스템(60)과 유사한 프로세서-기반 시스템(154)은 프로세서-기반 시스템의 회로 엘리먼트들을 통합시키는 단일 3D IC(156)를 포함할 수 있다. 회로 엘리먼트들의 기능들은 동일하게 유지되고, 이에 따라, 동일한 번호들을 사용하여 참조된다.
파라미터들 또는 특성들, 그리고 이들이 메모리의 작동 프로파일을 변경시키는 방법에 관한 예시적 요약이 표 1에서 제공된다. 예컨대, 메모리 부분(들)의 메모리 셀 트랜지스터들의 트랜지스터 특성(들)은, 감소되는 전류 누설에 대해 증가된 내부 레이턴시를 트레이드오프하도록 수정될 수 있다. 이와 관련하여, 표 1은 다양한 트랜지스터 특성들을 예시하고, 이들은 메모리 부분(들)의 전류 누설 및 내부 레이턴시에 영향을 끼치도록 수정될 수 있다. 표 1은 메모리 셀 트랜지스터 채널 길이(L), 메모리 셀 트랜지스터 채널 폭(W) 및 메모리 셀 트랜지스터 임계치 전압(Vt)을 수정하는 것의 영향들을 예시한다. 부가하여, 표 1은 메모리 부분(들)을 제공하기 위해 HVt, NVt, 또는 LVt 메모리 셀 트랜지스터들 사이에서 선택하는 것의 영향들을 예시한다. 또한, 표 1은 메모리 셀 트랜지스터들의 바디(B) 단자를 바이어싱하는 것의 영향들을 예시한다. 표 1은 수정이 메모리 부분(들)의 메모리 셀 트랜지스터들의 유도된 채널들의 드레인-소스 컨덕턴스(GDS)를 증가시키는지(+) 또는 감소시키는지(-)의 여부; 수정이 메모리 부분(들)의 메모리 셀 트랜지스터들의 유도된 채널들의 드레인-소스 저항(RDS)을 증가시키는지(+) 또는 감소시키는지(-)의 여부; 수정이 메모리 부분(들)의 전류 누설을 증가시키는지(+) 또는 감소시키는지(-)의 여부; 및 수정이 메모리 부분(들)의 내부 레이턴시를 증가시키는지(+) 또는 감소시키는지(-)의 여부를 비롯한 위에서 언급된 특성들을 수정하는 것의 다양한 영향들을 예시한다.

메모리 셀 트랜지스터 특성들을 수정하는 것의 예시적 영향들
예시적 실시예에서, 3D IC를 구현하는 방법이 그림 7에서 프로세스(140)에 의해 예시된다. 프로세스는, 복수의 티어들(112)을 제공함으로써 시작된다(블록 142). 프로세스는, 티어들(112)에 걸쳐 다수의 기능 엘리먼트들을 제공함으로써 계속된다(블록 144). 프로세스는, MIV(130)를 사용하여 티어들을 인터커플링시킴으로써 계속된다(블록 146). 이에 따라, MIV(130)를 이용한 다수의 티어들(112) 및 다수의 기능들의 인터커플링이 SOC(110)를 형성한다(블록 148). 또한, 본원의 예시적 실시예들 중 임의의 실시예에서 설명된 작동 단계들이 예들 및 논의를 제공하도록 설명됨이 주목된다. 설명된 동작들은 예시된 시퀀스들 이외에 많은 상이한 시퀀스들로 수행될 수 있다. 또한, 단일 작동 단계에서 설명된 동작들이 실제로는 다수의 상이한 단계들에서 수행될 수 있다. 부가하여, 예시적 실시예들에서 논의된 하나 또는 그 초과의 작동 단계들이 결합될 수 있다. 당업자에게 쉽게 명백할 바와 같이, 흐름도 다이어그램들에서 설명된 작동 단계들이 많은 상이한 수정들의 대상일 수 있음이 이해되어야 한다. 또한, 당업자들은, 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 정보 및 신호들이 표현될 수 있음을 이해할 것이다. 예컨대, 위의 설명 전체에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 입자들, 광학 필드들 또는 입자들 또는 이들의 임의의 결합에 의해 표현될 수 있다.