본 발명의 어셈블리는, 기판과, 상기 기판상에 있고 개구부를 구비하는 금속 배선층과, 상기 금속 배선층의 상기 개구부를 중첩하는 상기 기판의 적어도 일부에 있는 열경화성 수지층과, 상기 수지층에 있고, 상기 금속 배선층의 상기 개구부의 상부에 위치하며, 상기 수지층을 통해 상기 기판에 고정되는 디바이스를 포함한다.

배경 기술  

반도체 칩이나 개별 부품 등의 디바이스를, 반도체나 수지를 기판재로 하는 배선 기판에 실장하는 경우, 통상의 프린트 배선 기판과 같이 단일한 배선 기판의 한쪽 면 또는 양쪽 면에 디바이스를 실장하는 경우와 다층 배선 기판 내에 디바이스를 실장하는 경우가 있다. 그 중에서 다층 배선 기판의 제조에서는 베이스 기판의 한쪽 면에 형성된 도전층에 디바이스를 실장하고, 층간 절연층의 형성, 배선의 형성 및 디바이스 실장을 반복함으로써 다층 기판을 한쪽 측에 쌓아 올리는 방법(빌드-업(build-up))이 있다. 또한, 코어 기판의 양쪽 면에 대해, 배선의 형성, 층간 절연층의 형성, 디바이스 실장을 행하는 방법이 있다.
반도체 기판(베이스 칩)의 위에 다른 베어 칩(bare chip)을, 단자 사이 접속을 취하면서 겹쳐 가는 방법도 상기 빌드-업 방법의 일종이다. 이와 같은 배선 기판에 대한 디바이스 실장에 있어서, 특히 실장하는 디바이스가 미세하고 다수인 경우, 배선 기판에 다수의 디바이스를 정밀도 좋게 일괄하여 배치(전사)하는 기술이 중요하다. 이러한 디바이스 전사 기술로서는 예를 들면, 일본국 특개2004-273596호 공보에 기재된 기술이 알려진다. 상기 기재에 의하면, 제 1 기판상의 수지층에 디바이스를 지지시키고, 상기 디바이스를 지지한 채 수지층의 측에서 상기 제 1 기판을 다른 제 2 배선과 접합하고, 그 수지층과 제 1 기판과의 계면에서 박리를 행함으로써, 디바이스를 일괄하여 다른 제 2 기판에 전사한다. 이와 같은 디바이스 전사 방법이 특히 유효한 것은 기판 면적이 극히 큰 용도에서 이용하는 경우이다. 또한, 그것에 더하여 극히 다수의 디바이스를 정밀도 좋게 규칙적으로 배열할 필요가 있는 용도에서도, 상기 수지층에서 디바이스를 지지하여 다른 기판에 일괄 전사하여 배치하는 방법은 더욱 유용성이 높다.
상기 일본국 특개2004-273596호는, 이와 같은 용도로서, LED 디바이스 발광을 행하는 LED 디스플레이의 제조 방법을 개시한다. 그런데 이와 같은 디바이스 일괄 전사를 행하는 경우로 한정하지 않고, 또한 다층 기판에의 디바이스 실장이나 단층 기판에의 디바이스 실장인지를 불문하고, 디바이스를 배선 기판에 배치한 후에, 디바이스의 전극 패드와 배선과의 전기적, 기계적 접합을 강고하게 할 필요가 있다. 이 점에 관해, 일본국 특허3956955호, 일본국 특개2005-311109호는 배선 기판과 디바이스를 접속하는 방법으로서 무전해 도금법을 개시한다.
상기 특개2004-273596호는, 예로서 무전해 도금법을 사용하여 배선 기판과 실장 디바이스 사이의 단자를 접속하는 방법을 개시한다. 또한, 일본국 특개2005-311109호에서는, 언더필(under-fill)이라고 불리는 재료를 마이크로 디스펜서(microdispenser) 등으로 배선 기판에 도포하고, 그 위에 디바이스(반도체 레이저)를 접합한다. 디바이스의 배치는 플립칩 본더(flip-chip bonder) 등의 얼라인먼트가 취해지는 장치를 이용한다. 이 때 디바이스 패드와 배선과의 간극이 수 내지 수십 마이크로미터 정도로 형성되고, 그 상태에서 무전해 도금 처리를 행한다.

발명의 내용      

해결하려는 과제     
상기 일본국 특허3956955호와 같이, 배선 기판과 이것에 놓인 디바이스 윗면의 전극을 무전해 도금법으로 접속하는 경우, 배선으로부터의 도금 석출과 전극 패드로부터의 도금 석출이 동시에 진행한다. 상기 과정에서, 양쪽 측으로부터 도금층이 접근하면 도금액이 들어가기 어려운 구조가 되기 때문에, 이후, 석출이 두께 방향으로 주로 진행하게 된다. 그 결과, 그 개소에서 마이크로 갭이라고 불리는 간극이 생기고, 그 간극을 메우는데 10㎛ 내지 30㎛의 두께까지 도금층을 성장시키지 않으면, 2개의 도전층(배선과 전극 패드)의 양호한 접속은 얻어지지 않는다. 또한, 가령 갭이 메워져도, 기계적 강도가 약한 개소가 발생하게 된다.
상기 일본국 특개2005-311109호에서는 2개의 도전층(배선과 디바이스 전극 패드)이 면대향하고, 그 간극이 수 내지 10㎛ 정도로 좁기 때문에, 비교적 갭은 생기기 어렵다고 생각된다. 단, 상기 경우도 무전해 도금에 의한 쌍방향으로부터의 석출이기 때문에, 비연속적인 석출 계면이 발생하고, 그 개소에서 기계적 강도가 충분하지가 않다. 그런데, 전술한 빌드-업의 방법에 의한 접속 구조에서는, 디바이스를 실장한 후에 층간 절연막을 형성하고, 비어홀(via-hole)을 형성하는 등의 공정이 필요해지기 때문에, 디바이스에 내열성이 요구된다. 또한 절연막 자체의 비용도 크다. 또한, 디바이스가 미소하여, 그 상하 양쪽 면에 전극 패드를 형성하여야 하는 경우, 통상의 빌드-업 접속으로는, 이하의 공정이 필요해진다.
우선, 디바이스를 기판에 실장하고, 디바이스의 표면에 전극 패드를 형성한다. 그 후에, 전극 패드를 형성한 측의 면에서 다른 기판을, 디바이스를 끼우도록 접합한다. 그 후, 최초에 디바이스를 실장한 기판을 박리하고, 이미 전극 패드가 형성되어 있는 디바이스의 면과 대향하는 다른 면에 전극 패드를 형성한다. 이와 같은 빌드-업 접속의 방법에서는, 공정수가 많게 되고, 그에 수반하여 수율도 저하된다.
디바이스가 발광 디바이스인 경우, 기판의 표면측에 발광하는 상부 발광형(top emission type)의 경우는 빌드-업에 이용하는 재료에 내광성이 요구된다. 또한, 이면측에 발광하는 하부 발광형(bottom emission type)의 경우는 실장에 이용하는 재료에 내광성이 요구되고, 이들을 양립하는 재료의 실현은 곤란하다. 특히 광 밀도가 다른 디스플레이의 100배 이상이나 높은 마이크로 LED 디스플레이에서는, 극히 한정된 재료밖에 상기 조건을 충족시키지 않는다.
본 발명은, 예를 들면 상기 빌드-업 접속에 대신하는 새로운 접속 방법으로서, 전해 도금을 이용하여 배선 기판과 디바이스 전극의 강고한 접합을 얻을 수 있는 디바이스의 기판 실장 방법과 그 기판 실장 구조를 제공하는 것이다.

과제의 해결 수단      
본 발명의 실시 형태에 있어서, 어셈블리는 기판과 상기 기판상에 있고 개구부를 구비하는 금속 배선층과 상기 금속 배선층의 상기 개구부를 덮는 상기 기판의 적어도 일부에 있는 열경화성 수지층과 상기 수지층에 있고 상기 금속 배선층의 상기 개구부의 상부에 위치하며 상기 수지층을 통해 상기 기판에 접합되는 디바이스를 포함한다.
본 발명의 다른 실시 형태에 있어서, 상기 디바이스는 상기 디바이스를 둘러싸는 광경화 영역을 포함한다. 본 발명의 또 다른 실시 형태에 있어서, 상기 디바이스는 상기 금속 배선층에 있고, 상기 금속 배선층과 상기 디바이스를 전기적으로 연결하는 도금층을 포함한다.
본 발명의 또 다른 실시 형태에 있어서, 어셈블리 제조 방법은, 기판의 한 쪽 표면상에, 개구부를 갖는 금속 배선층을 형성하는 스텝과 상기 금속 배선층의 상기 개구부를 덮는 상기 기판의 적어도 일부에, 열경화성 수지를 형성하는 스텝과, 디바이스가 상기 금속 배선층의 상기 개구부 위에 있도록, 상기 수지층에 상기 디바이스를 위치 결정하는 스텝과, 비경화 수지층을 제거하는 스텝을 포함한다.
본 발명의 또 다른 실시 형태에 있어서, 상기 방법은, 상기 수지층을 가열하는 스텝을 더 포함한다. 본 발명의 또 다른 실시 형태에 있어서, 상기 방법은, 상기 수지층의 적어도 일부를 경화 에너지로 선택적으로 노광함에 의해 상기 수지층을 경화하는 스텝을 더 포함하고, 상기 노광은 상기 금속 배선층을 구비하는 표면으로부터 떨어진 상기 기판의 표면으로부터 시작된다. 본 발명의 또 다른 실시 형태에 있어서, 상기 방법은, 상기 디바이스를 둘러싸는 광경화 영역을 형성하기 위해, 경화 에너지로 상기 수지층의 적어도 일부를 노광함에 의해 상기 열경화성 수지층 영역을 부분 경화하는 스텝을 포함한다.
본 발명의 또 다른 실시 형태에 있어서, 상기 방법은, 상기 금속 배선층을 전류에 의해 전해 도금함에 의해, 상기 금속 배선층상에, 상기 금속 배선층과 상기 디바이스를 전기적으로 연결하는 도금층을 형성하는 스텝을 포함한다. 본 발명의 또 다른 실시 형태에 있어서, 어셈블리를 포함하는 전자 장치는, 기판과 상기 기판상에 있고 개구부를 구비하는 금속 배선층과 상기 금속 배선층의 상기 개구부를 덮는 상기 기판의 적어도 일부에 있는 열경화성 수지층과 상기 수지층에 있고 상기 금속 배선층의 상기 개구부의 상부에 위치하며 상기 수지층을 통해 상기 기판에 접합되는 디바이스를 포함한다.
본 발명의 또 다른 실시 형태에 있어서, 상기 어셈블리는 상기 디바이스를 둘러싸는 광경화 영역을 더 포함한다. 본 발명의 또 다른 실시 형태에 있어서, 상기 어셈블리는, 상기 금속 배선층에 있고, 상기 금속 배선층과 상기 디바이스를 전기적으로 접속하는 도금층을 포함한다.

발명의 효과   
본 발명에 의하면, 전해 도금을 이용하여 배선 기판과 디바이스 전극과의 강고한 접합을 얻을 수 있는 디바이스의 기판 실장 방법과, 그 기판 실장 구조를 제공할 수 있다.

발명을 실시하기 위한 구체적인 내용
본 발명의 실시 형태를 첨부 도면을 참조하여 이하에서 상세하게 설명할 것이다. 본 발명의 실시 형태는 하기 실시예 및 특허청구범위의 구성에만 한정되는 것이 아니고, 본 발명의 범위 내에서 당업자라면 행할 수 있는 각종 변형, 수정을 모두 포함한다. 본 발명의 실시 형태는, 배선 기판상의 씨드 메탈을 급전층으로 하여 전해 도금을 행하는 기술에 관한 것이다. 본 발명의 실시 형태는, 상기 경우에 씨드 메탈의 상방에 위치하는 디바이스의 전극 패드와 씨드 메탈 사이에서 전해 도금에 의해 전기적 접속을 취하는 구조 및 그 방법을 개시한다. 수지로 디바이스를 지지하고, 그 후에 필요한 부분 이외의 수지를 제거함으로써 디바이스를 배선 기판에 가고정 한다. 그 후의 전해 도금에 의해 접속을 얻는다.
이하의 실시의 형태에서는, 도금중에 디바이스를 고정하는 방법, 특히 전극과 씨드 메탈의 위치 관계, 가고정의 방법, 불필요 부분의 제거 방법을 포함하고, 나아가서는, 상기 도금에 적합한 디바이스 구조 등을 포함한다. 이하, 이들의 관점에서 설명한다.



그림 1A 내지 그림 1G에, 제 1의 실시 형태에 관한 디바이스의 기판 실장 방법을 도시하는 단면도를 도시한다. 우선, 그림 1G를 이용하여 디바이스의 기판 실장 구조를 설명한다. LED 디스플레이는, 패널 기판에 컬러 화소 발광 단위로서, 미리 LED 칩이 복수, 예를 들면 RGB의 3개가 실장된 반도체 LED 칩을, 예를 들면 풀 HD 사양에서는 200만개 정도 탑재한다. 상기 컬러 화소 발광 단위를, 이하, ‘트리오 칩’이라고 부른다. 트리오 칩은, 본 발명의 ‘컬러 화소 칩’의 한 예에 대응한다. 그림 1G는, 트리오 칩을 형성할 때에, 단색 발광의 하나의 반도체 칩(LED)이 트리오 칩 기판에 실장된 양상을 도시한다. 상기 도해한 실장 구조와 같은 구조로, 다른 2색을 발광하는 반도체 칩이, 3개 나열하여 배치된다.
그림 1G에 도시하는 트리오 칩(1)은, 예를 들면 석영 유리 등의 투명 기판(트리오 기판(2) 또는 칩 배열 기판이라고 부른다)에 반도체 칩(LED 칩(3))를 실장한 것이지만, 그 실장 공정을 설명하기 전에, 이하, 트리오 칩(1)의 형성에 관해 간단히 기술한다.
RGB의 LED 칩(3)은, 본 발명의 ‘디바이스’의 한 예이고, 질화 갈륨 등의 질화물 반도체계의 재료에 의해 구성되는 발광 디바이스 다이오드이다. 한 예로서, LED 칩(3)은 활성층이 p클래드층과 n클래드층 사이에 끼워진 더블 헤테로 구조를 갖는다. 또한, 여기서 나타내는 LED 칩(3)은, 개략 평판형상이고, LED 칩(3)의 활성층, 클래드층은, 그들을 성장시키는 사파이어 등의 기판의 주면(main surface)에 평행한 면에서 연장된다. 이들의 층은, 질화 갈륨 결정층 등을 적층시킴에 의해 형성된다. 이들의 반도체층의 종류는, 발광 파장으로 적어도 일부 바꿀 필요가 있고, 적(R)과 녹(G)과 청(B)의 3개의 LED 칩(3)을 동일 기판에서 동시 형성할 수가 없다. 그 사이즈는 높이가 수㎛, 1변 또는 직경이 수 십㎛로 매우 작다. 상기 칩이 되는 부분이 색마다의 에피텍셜 성장 웨이퍼에 반도체 프로세스를 경유하여 형성되고, 웨이퍼 두께가 매우 얇게 된 후, 받는 측의 다른 기판에, 웨이퍼상의 형성 피치보다 큰 배치 피치가 되도록 전사된다. 상기 전사에서는 레이저에 의한 타발(punching) 방법이 사용된다.
상기 칩 전사를 색마다 행함에 의해 이른바 색배열이 정돈된다. 상기 색배열에서는, RGB의 LED 칩(3)이 나열하여 인접한다. 상기 색배열로 나열하는 컬러 화소 단위의 반복으로 LED 칩(3)이 나열한 기판을, 다시 전극 형성을 위해 다른 기판에 전사 박리하여 양쪽 면에 다른 전극(애노드 전극에 대응하는 P전극 및 캐소드 전극에 대응하는 N전극)이 형성된다. 이와 같이 하여 트리오 기판(2)에 실장하여야 할 디바이스측은 미리 준비된다. 그림 1G에서는, 상기 LED 칩(3)을, 예를 들면 P전극(3P)의 측으로부터 트리오 기판(2)의 실장면에 재치한다.
한편, N전극(3N)은, LED 칩(3)의 윗면에 형성되어 있다. 트리오 기판(2)의 실장면에는, 도금시에 있어서의 씨드 메탈의 기능을 갖는 배선층(4R과 4L)(이하, 특정하지 않는 경우, 금속 배선층(4)이라고 부른다)가 미리 형성되어 있다. 배선층(4R과 4L)은 도면에서는 별도로 도시되지만, 적어도 전기적으로는 동전위이다. 배선층(4R과 4L)은, 평면 패턴으로서는 연결하여 구성하여도 좋다.
금속 배선층(4)은 예를 들면 Ti/Au 등의 배선이고, 기존의 방법인 디포지션, 리소그래피(노광, 현상을 포함) 및 에칭에 의해 형성된다. LED 칩(3)은 금속 배선층(4)에 대해 전해 도금층(5)을 통하여 접합하고 있다. 전해 도금층(5)은 금속 배선층(4)의 노출면 전역에서 성장되고, LED 칩(3)의 측면의 기슭부(skirt portion)에 일부가 기어오른다(creeping up). 또한, 특징적인 점으로서, 전해 도금층(5)이 LED 칩(3)의 P전극(3P)과 금속 배선층(4)과의 대향하는 간극에 충전되고, 또는 상기 간극을 거의 충전하고 있다. 또한, 그림 1G에서는 전해 도금층(5)이 LED 칩(3)의 측면에 기어오르지만, 도금층 두께 등에 따라서는 반드시 기어오른다고는 한정하지 않는다. 이와 같은 구조를 형성하는데는, 그림 1A에서, 트리오 기판(2)의 한쪽의 주면에, 배선층(4R과 4L)을, 예를 들면 스퍼터링, 레지스트 형성, 노광, 현상 및 에칭의 순서를 경유하여 형성한다.
배선층(4R과 4L)은, 그림 1A의 단면에는 LED 칩(3)의 실장 개소에서 서로 떨어져 있다. 예를 들면 배선층(4R과 4L)은 하나의 금속 배선층의 일부이고, 그 씨드 금속 배선층에, 4×4㎛ 정도의 개구부를 형성한 것이다.
그림 1B에서는, 형성한 금속 배선층(4)(4R과 4L)의 위에, 수지, 바람직하게는 감광성 수지를, 예를 들면 1.5㎛ 정도의 두께로 도포한다. 상기 수지는, 가열이나 광조사 등 외적 요인에 의해 경화하는 가소성의 수지이다. 여기서는 열경화 감광성 수지(6)를 이용한다. 열경화 감광성 수지(6)는, 시트형상의 수지를 부착하거나, 수지를 스핀 코트 등에 의해 도포하고 프리베이크로 용제를 휘발시키는 것 등에 의해 형성된다. 또한, 다른 기판으로부터 전사하여 박리하는 방법도 채용 가능하지만, 열경화 감광성 수지(6)는 비교적 얇고, 또한 디바이스나 요철을 매입할 필요도 없기 때문에 시트 접착이나 스핀 코트로도 충분히 형성 가능하다. 여기서, 그림 1C에 도시하는 LED 칩(3)의 주위 개소에 광경화 영역(6A)이 상기 국부의 부분 노광에 의해 형성되어 있다. 부분 노광은 마스크에 의한 통상의 방법 이외에, 이온 빔 등으로도 국부 노광이 가능하다.
그림 1C에서는, 미리 형성하여 둔 LED 칩(3)을 열경화 감광성 수지(6)의 위에 재치한다. 이때의 금속 배선층(4)에 대한 위치 맞춤은 대략적이라도 좋다. 그림 1D에서는, 상기 상태에서 트리오 칩 전체를, 예를 들면 50℃, 30분 정도 가열한다. 가열 온도나 시간은 수지 특성에 응하여 적합한 범위로 결정된다. 가열을 행하면, 수지의 점성이 저하하여 수지가 LED 칩(3)의 측벽에 기어올라 필렛이 형성된다. 가열한 수지의 분자는 에너지적으로 가장 작은 상태로 안정화 되려고 하기 때문에 수지가 필렛으로 LED 칩(3) 전체를 압하하도록 힘을 작용시킨다. LED 칩(3)이 압하되면, P전극(3P) 바로 아래의 수지가, 그 외측으로 압출되어 P전극(3P)이 금속 배선층(4)에 근접한다. 이와 같은 힘의 작용에 의해, 재치 당초에는 RGB의 칩 사이에서 0.2 내지 1.5㎛ 흐트러져 있던 P전극(3P)과 금속 배선층(4)의 사이의 갭이, 0㎛ 내지 0.3㎛로 작아지고 편차도 흡수된다. 단, P전극(3P)이 금속 배선층(4)에 어느 정도까지 근접하면, 수지를 완전히 추출하는데는 큰 에너지가 필요하기 때문에, 그 이상은 근접할 수가 없다. 그 때문에, P전극(3P)과 금속 배선층(4)이 얇은 갭과 함께 안정화된다.
또한, P전극(3P)과 금속 배선층(4)이 접촉하고 있는 경우에도 전면에 꽉 눌려지는 일은 없고, 일부 접촉이 최대로 근접한 때의 한도이다. 이에 의해 배선에 대한 디바이스의 셀프 얼라인이 실현되지만, 연화한 수지가 외측으로 벗어나는 것을 방지하여, 그 효과를 유효하게 하기 위해 광경화 영역(6A)이 마련되는 것이 바람직하다. 광경화 영역(6A)은, LED 칩(3)의 주위를 둘러싸도록 형성되는 것이 바람직하지만, 도중에서 복수로 끊어져 있어도 좋다.
또한, 광경화 영역(6A)을 금속 배선층(4)에 대해 정밀도 좋게 얼라인먼트하면, 열경화 감광성 수지(6) 역시 금속 배선층(4)의 접속부에 대해, xy 방향으로도 셀프 얼라인먼트된다. 그림 1E에서는, 바람직하게는, 광투과성의 트리오 기판(2)의 이면부터 열경화 감광성 수지(6)를 이면 노광한다. 이 때 금속 배선층(4)이 자기 정합(self-alignment) 마스크층으로서 기능하여, 배선층(4R과 4L) 사이의 영역에서 수지부분이 경화된다. 상기 경화된 수지부분은 ‘가고정부’로서 기능하다. 또한, 금속 배선층(4)에 의한 자기 정합 마스크만으로는 불충분한 경우에는, 마스크 개구나 EB 등의 빔 노광 영역을 제한하도록 하여도 좋다. 특히, 후술한 반송중의 이면 노광을 행하기 위해, 금속 배선층(4)만을 마스크층으로 하는 것이 바람직하다.
그림 1F에서, 미노광 부분을 현상에 의해 제거한다. 이 때 P전극(3P)과 금속 배선층(4) 사이의 갭 개소에서는 금속 배선층(4)에 은폐되어 수지가 노광되지 않기 때문에 현상액에 용해하고, 상기 개소의 미노광의 수지부분이 제거된다. 강도가 강한 가고정부에서 디바이스가 지지되기 때문에, 상기 갭이 유지된다. 그리고 그림 1G에서, 전해 도금을 행한다. 전해 도금에서는, 음극이 되는 금속 배선층(4)과 전해액에 예를 들면 0.5V 내지 1.0V 정도의 전압을 인가하고, 양극판과의 전해 도금액을 통해 10㎃/㎠ 정도의 전류를 흘린다. 이에 의해, 도금 성장이 시작되고, 그림 1G와 같이, 최종적으로는, 예를 들면 0.5㎛ 정도의 전해 도금층(5)이 형성되고, 이에 의해 금속 배선층(4)와 P전극(3P)이 전기적, 기계적으로 강고하게 접속된다.



그림 2는, 실제의 샘플의 SIM 사진으로부터 만든 금속 배선층(4)과 P전극(3P)과의 접속부의 양상을 도시하는 모식도이다. 그림 2에서의 둥근표시로 둘러싸는 부분에 연속적인 그레인이 존재하는 것을 알 수 있다. 이에 의해 강고한 접합이 형성되어 있다. 이 방법에 의하면, 도금으로 접합한 2개의 대상물인 금속 배선층(4)과 P전극(3P)은 최초부터 전기적으로 연결되어 있지 않다. 게다가, P전극(3P)은, 금속 배선층(4)으로부터의 도금의 주방향(principal direction)인 상방에 위치하고 있다. 본 실시 형태에서는, P전극(3P)이 금속 배선층(4)의 상방에 거의 대향하여 위치하고 있다. 전기적으로 연결되어 있지 않기 때문에, 최초에는 금속 배선층(4)으로부터 도금이 성장하지만, 도금의 성장 선단면은 많은 경우 둥근 모양이기 때문에, 최초에 전극 패드와 접촉하는 것은 점 또는 극히 한정된 영역으로 한정된다. 이러한 전기적 접촉 이후에는, 금속 배선층(4)과, 이에 접촉하는 P전극(3P)의 쌍방부터 서로의 방향으로 도금이 성장하고, 점차로 접촉면이 넓어져 간다. 이와 같은, 어느 좁은 범위로부터 순차적으로 도금이 확대되면 보이드의 발생이 억제되고, 또한, 조성으로서 보다 일체화한 그레인도 생기기 쉽다. 그 때문에, 2개의 접합 대상을 면으로 접촉한 상태로부터 시작하는 전해 도금이나 무전해 도금에 비하여 전기적, 기계적으로 강고한 접합을 얻을 수 있다. 또한, 실온중의 도금에 의해 접합을 얻기 때문에, 디바이스에 열적, 기계적 손상을 주지 않는다는 이점도 있다.
도금에 더하여, 이하의 이점이 있다. 디바이스의 윗면에 기능 디바이스, 하면에 단자를 형성할 수 있기 때문에, 디바이스의 미소화에 의해 비용을 저감할 수 있다. 디바이스의 윗면 방향으로 발광하는 디바이스인 경우, 빌드-업 접속과는 다르게, 디바이스의 윗면에 배선을 형성하지 않기 때문에, 디바이스의 단자 및 배선에 의해 발광 디바이스의 발광 영역이 한정되지 않는다. 또한, 발광 디바이스의 출력이나 시야각 특성 등의 발광 특성을 손상시키지 않는다.
디바이스의 하면에서 접속하기 때문에, 빌드-업 접속과는 다르게 디바이스 두께의 단차를 완화하는 절연층이 불필요하고, 절연막 형성 프로세스에 수반하는 열 이력 또는 응력을 삭감할 수 있고, 비용 저감과 함께 디바이스의 신뢰성을 향상시킬 수 있다. 또한 디바이스에 요구되는 내열 온도를 내릴 수 있다. 특히 디바이스가 LED인 경우, 그 발광 밀도가 1W/㎠ 내지 10W/㎠로 높고, 일반적인 수지 절연막으로 디바이스를 고정하면, 상기 광으로 수지 절연막이 열화하여 디바이스의 신뢰성을 손상시킨다. 본 실시 형태에서는, 이와 같은 수지가 없어도 강도적으로 충분한 디바이스의 배선 기판에의 고정과 전기적 접속을 취할 수 있다. 또한, 디바이스의 z방향의 셀프 얼라인먼트를 행하고 있기 때문에, 기판과 디바이스의 간격이 항상 일정하게 되고, 필요 충분한 도금 두께가 얇아서 실용상 충분하다. 이에 의해 수 100만개의 디바이스를 일괄하여 전해 도금으로 접속 가능해진다.



그림 3에, 본 발명의 제2의 실시 형태에 따른 트리오 칩(1A)의 구성도를 도시한다. 그림 3에 도시한 트리오 칩(1A)은, 트리오 기판(2)상에 금속 배선층(4)이 형성되고, 금속 배선층(4)에 대해 LED 칩(3)의 전극이 열경화 감광성 수지(6)에 의해 접합되어 있는 것은, 그림 1G와 같다. 또한, 금속 배선층(4)의 개구부에 열경화 감광성 수지(6)의 잔존부인 가고정부(6B)가 존재하는 것도 그림 3은 그림 1G와 공통된다.
본 발명의 제 2의 실시 형태가 제 1의 실시 형태와 다른 점은, 그 LED 칩(3)의 구조와 그것에 대응한 배선의 구성이다. 그림 3에 도시하는 LED 칩(3)은, 하면에 P전극(3P)과 N전극(3N)을 나열하여 구비한다. 또한, 내부 구조에서는, 기판 주부(main protion)의 하면에 활성층(31)이 형성되고, 활성층(31)에 P 내부 전극(32)이 형성되어 있다. 한편 단차가 마련된 한쪽 측에는 N 내부 전극(33)이 형성되어 있다. P 내부 전극(32)과 N 내부 전극(33)은, 각각 높이가 다른 플러그에 의해 P전극(3P)과 N전극(3N)에 접속되어 있다. 이 구조의 LED 칩(3B)은 발광 방향이 윗방향의 상부 발광형이다. 상부 발광형에서는 가고정부(6B)가 투명성이나 내광성을 갖을 필요가 없기 때문에 재료의 선택폭이 넓다는 이점이 있다. 상기 이점은 제 1의 실시 형태에서도 같다. 또한, 실장 방법 자체는 제 1의 실시 형태와 공통이기 때문에, 여기서의 설명을 생략한다. 제 2의 실시 형태에서는, P전극(3P)과 N전극(3N)의 각각이, 금속 배선층(4)의 상방에서, 이것에 거의 대향하여 위치하고 있고, 대향하는 배선(6P, 6N)과 각각 독립하여 접속되어 있다. 따라서 본 접속으로써, P, N 양쪽의 전기적 접속이 완료되고, 트리오 칩(1A) 내의 전기적 접속이 완료된다.



본 발명의 또 다른 실시 형태에서는, 상기 제 1 또는 제 2의 실시 형태의 방법을 이용하여 내부의 LED 칩(3)이 트리오 기판(2)에 실장되어 생긴 트리오 칩(컬러 화소 구성의 기본 단위)의 패널 기판에의 실장에 관한 것이다. 그림 4A 및 그림 4B는, 상기 트리오 칩(10)의 평면도와, 이것을 실장한 후의 패널 기판의 단면 구조도이다.
그림 4A에 도시하는 트리오 칩(10)은, 본 발명의 디바이스의 한 예에 대응한다. 또한, 그림  1A 내지 그림 1G의 부호 ‘1’로 도시된 구성과 그림 4A 및 그림 4B의 부호 ‘10’으로 도시된 구성은, 동일하게 트리오 칩이라고 부른다. 단, 예를 들면 그림 4B에 내측을 통해서 본 내부 구성은 그림 1A 내지 그림 1G에 도시하는 구성에 대응한다. 그림 4B에서는 트리오 기판(2)에 LED 칩(3)이 형성되고, 그 양측부터 전해 도금층(5)이 인출되기 때문에, 한 예로서, 그림 3의 하면에 2개의 전극을 갖는 것을 전제로 한다.
본 실시 형태에서, 그 외면상의 전극 패드는 디스플레이 장치의 패널 기판(20)에 접합한다. 본 예의 트리오 칩(10)은, 발광 방향이 윗방향인 상부 발광형이다. 상부 발광형에서는 가고정부(6B)가 투명성이나 내광성을 가질 필요가 없기 때문에 재료의 선택폭이 넓다는 이점이 있다. 또한, 실장 방법 자체는 제 1의 실시 형태와 공통이기 때문에, 여기서는 설명을 생략한다. 여기서 트리오 칩(10)은, 도금 접속되는 전극 패드가 그림 1A 내지 그림 1G에 도시하는 내부의 접속 패드와는 다르다.
트리오 칩(10)에 있어서, 본체부(11)와, 그 측벽 하부의 프린지부(12)는 기판면과 평행하게 돌출하여 마련되어 있다. RGB의 음극 전극용의 전극 패드(3Nr, 3Nb, 3Ng)는, 프린지부(12)의 윗면에 나란히 마련된다. 여기서의 패드 위치의 요건은, 프린지부(12)의 돌출 선단면과 같이 전극 측면 위치가 정돈되어 있다. 상기 단면 위치가 정돈되는 것은, 프린지부(12)로부터 성장한 도금층이 용이하게 전극 패드와 접촉하여, 이후, 전극 패드의 면 전체로서 전해 도금을 진행시키기 위해, 바람직한 요건이다. 또한, 완전하게 정돈되지 않는 경우를 배제하자는 취지가 아니고, 전극 단면(edge surface)이 프린지부 돌출 단면보다 디바이스 본체 가까이에 위치하거나, 또는 역으로 프린지부(12)보다 더욱 돌출할 수 있다는 것이다.
전극 단면이 프린지부 돌출 단면보다 디바이스 본체 가까이에 위치하는 경우, 전해 도금층(22)의 두께를, 바람직하게는, 전극 패드(3N, 3P)의 각각의 선단면과 프린지부(12)의 단면과의 거리보다 크게 하면 좋다. 또한, 상기 실시 형태에서는, P전극(3P)과 N전극(3N)의 단면 각각이, 금속 배선층(4)으로부터 상방으로 위치하고, 금속 배선층(4)에 거의 직교하여 이간되어 위치하는 경우를 예시한다.
도금층이 금속 배선층(21)의 윗면부터 성장하면, 높이가 프린지부(12)의 높이와 같게 된 이후에, 전극 패드와 도금층과의 전기적 접속이 얻어진다. 이 때문에 이후에는 전극 패드로부터도 도금이 진행된다. 이와 같은 디바이스 이면(rear face) 이외의 전극 배치라도, 그 위치가 씨드 메탈(금속 배선층(4))의 상방에 있으면 좋은 강고한 전기적 접합을 얻을 수 있다.



그림 5A 내지 그림 5G에, 제 4의 실시 형태에 관한 디바이스의 기판 실장 방법을 도시하는 단면도를 나타낸다. 본 예의 실장 방법은, 기본적으로는 제 1의 실시 형태에서 나타낸 방법과 공통된다. 단, 그림 5E에서의 열경화 감광성 수지(6)의 일부를 감광하는 공정에서는, 톱 측에 배설한 마스크(M)의 개구를 통하여 노광이 이루어진다. 마스크(M)의 개구부로부터 트리오 칩(10) 내부를 투과한 광(예를 들면 UV광)은, 디바이스 바로 아래의 열경화 감광성 수지(6)에 도달하고, 그 일부를 감광한다. 이에 의해 현상 후의 그림 5F에서는, 그 노광 부분에 가고정부(6B)가 형성된다. 또한, 본 예에서의 가고정부(6B)는, 그림 5A 내지 그림 5G의 가고정부 보다 면적이 작지만, 어느 정도의 면적으로 하는지는 가고정의 요청으로부터 임의로 정할 수 있다.
그림 5G의 도금 공정에서는, 제 3의 실시 형태에서 설명한 바와 같이 전극 패드가 도금 성장 경로에 소망하는 프린지부(12)의 돌출 단면과 동일면으로 정돈되어 있다. 그 때문에, 그 높이에 도금이 성장하면 전기적 접촉이 취해져 전극 패드로부터의 도금이 성장하게 된다. 따라서 전극 패드와 도금층의 계면에서 강고한 접합이 형성되기 쉽다.



그림 6에, 그림 5A 내지 그림 5G에서 사각으로 둘러싸는 영역의 SIM 사진으로부터 만든 도면을 도시한다. 그림 6의 동그랗게 둘러싸는 영역에 연속적인 그레인이 존재하고, 강고한 접합이 얻어져 있는 것을 알 수 있다. 이러한 구조의 트리오 칩(10)은 발광 방향이 윗방향인 상부 발광형이다. 상부 발광형에서는 가고정부(6B)가 투명성이나 내광성을 갖을 필요가 없기 때문에 재료의 선택폭이 넓다는 이점이 있다. 상기 이점은 제 1의 실시 형태와 같다. 또한, 실장 방법 자체는 제 1의 실시 형태와 공통이기 때문에, 여기서는 설명을 생략한다.



본 실시 형태는, 제 3 및 제 4의 실시 형태의 변형 예에 관한 것이다. 가고정부(6B)의 고정력이 강하고, 보다 소면적으로도 가고정이 충분한 경우, 하부 발광형의 적용이 가능하다. 예를 들면 그림 7A 및 그림 7B에 도시하는 바와 같이, 열경화 감광성 수지(6M)를 평면으로 보아 트리오 칩(10)의 네모퉁이에 배치한다. 그와 같이 하면, 트리오 칩(10)의 하면의 발광면으로부터 패널 기판(20)까지 공기의 층(에어 갭)을 갖는 중공 구조로 할 수 있다. 그러면, 디바이스와 에어 갭과의 계면, 에어 갭과 유리 기판(패널 기판(20))과의 계면에서의 광의 굴절에는, 수지가 상기 계면 사이에 충전되어 있은 경우에 비해 차이가 생기기 때문에 패널 기판(20) 내에서 광의 출사각에 차이가 생긴다. 구체적으로는, 광은 유리로부터 에어로 유리중에서 40° 내지 45°의 각도로 빠져나오고, 상기 범위보다 각도가 작은 광은, 그림 8에 도시하는 바와 같이 전반사하여 손실되기 쉽다. 그림 8은, 트리오 칩(10)이 패널 기판(20)에 직접 부착되어 에어 갭을 갖지 않는 비교례를 도시한다. 상기 실장 구조는, 디바이스 상부에 전극을 비어와 배선으로 형성하고 있다.
에어 갭이 없으면, 또는, 에어 이외의 수지 등이 개재되면, 패널 기판(20) 내를 통과하는 광의 각도가 전체로서는 작아진다. 이에 대해, 본 실시 형태와 같이 에어 갭을 갖으면, 전반사의 광의 양(비율)이 감소하고, 그 때문에 광출사 효율이 높고, 저소비 전력의 LED 디스플레이를 실현할 수 있다. 또한, 발광 디바이스 등의 경우, 디바이스를 고정할 수 있는 기능을 갖고 있는 것과, 내광성을 갖고 있는 것의 양쪽을 구비하는 것은 어렵다. 그 때문에, 디바이스의 고정 후, 광조사된 장소의 수지를 현상하여 제거하고, 그 중공(void)을 유지한 채로 전기적으로 접속할 수 있다면, 고정 수지에 내광성은 불필요하게 된다. 빌드-업 방식에서는 중공 구조가 상관 절연막으로 파묻혀 버리기 때문에, 그와 같은 구조는 얻어지지 않는다. 이 경우에도, P전극(3P)과 N전극(3N)의 단면 각각이, 금속 배선층(21)으로부터 상방에 위치하고, 금속 배선층(21)에 거의 직교하여 이간되어 있다.
트리오 칩(1)을 형성하는 과정에서, LED 칩(3)을 베어칩 상태로 트리오 기판(2)에 실장하고, 제 1의 실시 형태에서 기술한 바와 같이 전해 도금층(5)을 성장시키면, 그림 1G에서 도시되어 있는 바와 같이 LED 칩(3)의 단면에서 도금이 기어오르도록 성장한다. 이것은 실효적인 전계가 상기 부분에서 높아지는 등의 이유에 기인한다.



보다 상세히 도시한 것이 그림 9이다. 그림 9A와 같이 GaAs 기판의 메사 에칭이나 벽개(clevage)를 행하면 그 단면은 결정 구조에 기인하여 역(reverse)메사 구조가 되는 경우가 있다. 이것 자체는 본질이 아니지만, 수직한 반도체면에서도 도금의 증속(speed-up) 성장(기어오름)이 생긴다. 그림 9B 내지 그림 9E에는, 모식적으로 구리의 성장 과정과 에피텍셜 기판 구조와의 관계를 도시한다.
에피텍셜 기판에 있어서, 도면에서 다이오드의 PN 접합에 대응하는 부분에 도시된 바와 같이, 멀티 양자 우물을 형성하는 도핑되지 않은 다층 에피텍셜 구조가 예를 들면 n-GaN층과 p-GaN층의 사이에서 최대 200nm 정도로 삽입되어 있다. 이와 같은 다이오드의 PN 접합에 상당하는 부분에는 빌트-인 포텐셜의 차(전위 장벽)가 있고, 그 장벽을 초과하는 전위차가 생기지 않는 한 전해 도금층의 접촉의 영향은 거의 없다. 단, 빌트-인 포텐셜의 차를 초과한 전압이 인가되면, 그림 9E와 같이 n-GaN층에도 도금 성장이 진행된다. 그러면 다이오드 특성이 저하되고, 그러면, 실질적으로 쇼트된 저항체가 되어 버린다. 또는, 빌트-인 포텐셜의 차를 초과한 전압이 인가되지 않아도, 그림 9C 내지 그림 9D와 같이 도금이 두꺼워진 경우에는, 도금 막을 통과하여 p-GaN과 n-GaN이 쇼트하여 버리는 일이 있다.
본 변형 례로는, 이와 같은 일이 없도록, 반도체 LED 칩은, PN 접합의 빌트-인 포텐셜을, 전해 도금할 때에 금속 배선층(4)과 전해액에 인가한 전압(예를 들면, 0.5 내지 1V) 이상으로 하는 것이 바람직하다. 또는 접촉을 피하기 위해, 레이저 다이오드의 벽개면(clevage surface)의 단면을 코딩하는 방법 등을 이용함으로써, 미리 단면에 얇은 절연막을 형성하는 것이 바람직하다.
이상의 수단의 적어도 하나를 선택함에 의해, 다이오드 특성 저하를 방지할 수 있다. 또한, 본 발명의 적용에 의해 전술한 바와 같이 전해 도금 두께를 얇게 할 수 있기 때문에, 단면 도금 대책은 필수가 아니다. 이상의 여러가지의 실시 형태에 있어서, 이면 노광에 적합한 노광 시스템을 설명한다. 상기 노광 시스템은, 상기한 실시 형태에 따른 방법으로 이면 노광에 적용된다.



그림 10에 도시하는 노광 시스템(100)은 패널 반송 장치와 일체가 되어 있는 특징이 있다. 그림 10에서는, 대형 LED 디스플레이의 반송 경로 도중에 선형상 노광 장치(102)를 마련하고 있다. 반송 장치는, 속도 제어되어 축 회전하는 반송 롤러(101)를 가지며, 그 위를 이면에 접한 LED 디스플레이 패널(P)이 반송된다. 이 때문에, 그 반송 도중에서 선형상 노광 장치(102)의 위를 통과할 때에, LED 디스플레이 패널(P)이 이면으로부터 라인 스캔 노광된다. 또한, 선형상 노광 장치(102)의 상방 부근에서, 보다 세밀하게 피치 이송이 가능하게 제어 롤러를 마련하여도 좋다. 이와 같은 노광은 노광의 해상도가 그다지 높지 않아도 좋은 경우나, 배선 등을 자기 정합 마스크로서 이용하기 때문에 별도 마스크가 불필요한 노광에 적합하다. 또한 또한 디바이스가 LED 디스플레이 패널(P)의 표면측에 발광하는 경우, 디바이스의 이면만으로 디바이스를 지지할 수 있고, 지지 수지에 누설광이 조사되어 광 열화되는 것을 방지할 수 있다. 또한 이면 노광으로 함으로써, 대형으로 고가인 노광 장치가 불필요하게 된다. 또한 상기 노광 장치는 광투과성의 기판을 갖는 것이면, 디스플레이 이외에의 적용도 가능하다.