홈 > Special Report 이 기사의 입력시간 : 2017-11-30 (목) 11:08:44
2.5D & 3D 반도체 패키지 기술
2017-12  자료출처 : Solberg Technical Consulting
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실리콘 및 글라스 기반 재질이 유리  
3D 패키지, 통신시장에서 큰 수요 나올 것 

개발자들이 앞선 수율 향상을 위해 대체 반도체 패키지 어셈블리 방법을 지속적으로 연구하고 있지만, 고밀집도 및 높은 I/O를 지닌 새로운 세대의 반도체에 중대한 과제들이 남아 있다. 대량생산의 가전제품이 3D 패키지 기술의 유사한 형태로의 이동이 지속되고 있지만, 하이엔드 통신시장은 보다 정교한 솔루션에 의존할 것이다. 새로운 세대의 메모리 제품군은 30미크론 피치와 20,000개의 I/O를 가지고 있으며, 400,000개의 I/O를 지닌 프로세서들이 시장에 진입하고 있다. 이러한 매우 방대하고, 높은 I/O 다이 소자를 상호배선하기 위한 요구사항을 충족하기 위해 분석가 및 산업계 로드맵은 많은 회사들이 실리콘 기반 혹은 글라스 기반 인터포저 기술을 향한 이동을 지속할 것이라고 예견하고 있다. 
 

요즘의 전자산업계는 반도체 패키지 기술의 르네상스를 경험하고 있다. 많은 3D 패키지 어셈블리 방법이 개량되고 있다는 점은 전자산업계가 제품군 자체 성능을 최대화할 수 있음을 의미한다. 싱글 패키지 아웃라인 내에 다층 다이 소자를 집적시킴으로써, 제품군 보드는 이전제품보다 훨씬 더 작게 만들 수 있게 되었고, 이러한 노력의 산실로 나타나는 더욱 짧아진 상호연결은 전기적 성능과 기능적 역량 모두를 증대시키는데 기여한다. 다층 다이 패키징은 일반적으로 서브스트레이트 인터포저의 일부 형태를 베이스로써 사용한다. 서브스트레이트 상에 반도체 다이를 어셈블리하는 것은 리드프레임에 스탠더드 I/C를 패키징하기 위해 사용되는 것과 본질적으로 동일하다. 그러나 3D 애플리케이션용 서브스트레이트 기반 IC 패키징은 더 넓은 범주의 재료들을 채택할 수 있고, 자체 어셈블리를 구현할 수도 있는 몇 가지 대체 공정이 존재한다. 3D 패키지 기술의 일부 형태를 이미 구현한 회사들은 적층 다이와 적층 패키지 기술 모두에서 성공을 거뒀으나, 이들 패키지 방법이 새로운 세대의 대규모 다중 기능 프로세서의 복잡성을 항상 충족하지는 않는다.
전통적인 유기 서브스트레이트 제조 기술보다 가능한 더 높은 상호배선 밀집도를 요구하는 많은 새로운 반도체 계열들이 등장하고 있다. 실리콘과 글라스, 이 2가지 대체 기반 재료들은 매우 고밀집화된 패키지 인터포저 애플리케이션의 현재와 미래 모두에 적합하도록 진화하고 있다. 그러나 두 재료 모두 고유한 비아 형성과 증착 방법을 채택해야만 한다. 글라스 기반 인터포저 공급 인프라가 현재 많은 위원회에서 개발 중에 있지만, 실리콘 기반 인포터저 공급 인프라는 이미 잘 구축되어 있다.
본고에서는 현재 3D 패키지 혁신의 긍정적인 면과 부정적인 면 모두를 알아보고, 실리콘 및 글라스 기반 인포터저 제조자이 직면한 도전과제에 대해 설명한다. 제시된 재료는 3D 패키징 표준도 참고할 것이고, 많은 산업계 소스, 로드맵 그리고 시장전망으로부터 혁신적인 기술을 알아볼 것이다.

서문

대다수의 반도체 다이 소자는 가장자리 주변에 본드 사이트가 위치한 구조로 계속 설계되고 있다. 여러 애플리케이션의 경우, 싱글 및 멀티플 다이-적층 패키지 어셈블리 공정 모두는 전형적인 페이스-업 형태의 다이 어테치와 와이어-본드 방법을 계속해서 사용할 것이다. 그러나 단자 전용 의미로써의 와이어-본드 상호배선의 사용은 다소 제한적이다. 왜냐하면 다이-투-인터포저 와이어 본드 프로세스를 수용하기 위해서는 상당한 표면 에어리어가 요구되기 때문이다. 다이-적층 패키지 어셈블리와 관련하여, 수 백 개의 상호배선 레이아웃과 자체 와이어-루프 프로파일 제한을 관리하는 것은 많은 계획이 수반되어야 할 것이다.
프로세스 개선과 시스템 개발에서 많은 진전을 이뤘으며, 방법론은 크게 달라질 것이다. 2.5D와 3D 애플리케이션을 위한 강력한 인프라를 보장하기 위해서 산업계는 어느 정도의 조화와 표준화가 필요할 것이다. 해결이 필요한 수많은 멀티플 다이 패키지의 문제들이 존재하고 있다;
▶ 멀티 다이 패키징을 위한 적합한 부품 성능 선택
▶ 반도체 소자에 대한 신뢰할만한 소스 구축
▶ 물리적 및 환경적 작업 조건 명시
▶ 패키지 설계 제약조건 정의 및 프로세스 프로토콜 이해
▶ 전기 테스트 방법 및 어셈블리 이후 검사 기준 규정

3D 반도체 패키지 혁신

최근 10년 동안 산업계는 멀티플 다이 솔루션의 계열을 인상적으로 개발해 왔다. 대다수의 혁신 제품은 기존 패키지 제조 인프라를 활용하였지만, 일부는 특수 재료와 프로세스 시스템의 발전이 필요했다. 유기 인포터저 베이스는 상당수의 멀티플 다이 애플리케이션에서 인기를 끌며 남아 있을 것이다. 멀티플 다이 세트를 더욱 효율적으로 프로세싱하기 위해, 서브스트레이트는 패널 혹은 스트립 형식으로 제공된다. 어셈블리와 관련해서는, 와이어 본드 어셈블리를 위해 싱글 인터포저 서브스트레이트 상에 두 개 혹은 그 이상의 반도체가 적층될 때, 다이 소자가 점차적으로 작아지는 아웃라인을 가지는 것이 이상적이다. 이러한 단계별 혹은 피라미드  방식의 다이-적층 구조는 매우 성공적인 모양세이며, 일반적으로 가장 낮은 멀티플 다이 패키지 프로파일을 제공한다.


이러한 구성에서, 각각의 다이 소자는 다른 소자의 상부면에 순차적으로 어테치된다. 점차적으로 작아진 다이 아웃라인은 싱글 공정의 와이어 본드 프로세싱을 통해 모든 다이 소자의 가장자리에 접촉이 가능하도록 남겨져 있다(그림 1 참조).
몰딩 작업 이후, 합금 볼 접촉부는 인터포저의 반대편 표면 상에 지금과 비슷한 어레이 형식으로 적용되는데, 이는 다음 레벨 어셈블리의 전기 테스트 및 완성된 패키지의 최종 실장을 수용하기 위해서이다. 이러한 이기종 다이 소자가 싱글 고밀집도 인터포저 구조상에 올려 지기 때문에 주 시그널 경로는 매우 짧아질 수 있어서 작업속도 증대와 전력 감소에 기여한다. 멀티플 다이 패키지 기술이 어느 정도 성숙한 레벨까지 도달했음에도 불구하고, 적층 내의 하나 혹은 그 이상의 다이가 기대했던 레벨까지 올라가지 못하거나 혹은 모두 불량이 나타났을 때 패키지 어셈블리 수율은 역으로 악영향을 받을 수도 있다.
다이 소자가 동일한 아웃라인 혹은 거의 동일한 아웃라인을 가지고 있을 때, 와이어 본드 루프 높이를 수용하기 위해 얇은 실리콘 스페이서(silicon spacer)가 다이 소자 사이에 추가되었다. 그림 2에서는 동일한 아웃라인을 가진 여러 개의 반도체 다이 소자를 이용한 적층 다이 어셈블리를 나타내고 있다.


전체 패키지의 과도한 높이는 수많은 개인용 핸드-헬드 제품군에 중대한 걸림돌이 될 수 있다. 예를 들면, 동일한 크기의 다이 소자는 일반적으로 메모리 성능을 나타낸다. 앞서 언급한 멀티플 다이 어셈블리와 달리, 메모리 다이 적층 프로세스는 덜 효율적이다. 모든 메모리 다이 소자가 일반 인터포저 베이스 위에 어셈블리되었음에도 불구하고, 각 다이 소자에 대한 다이-어테치와 와이어 본드 작업은 다음 단계로 진행되기 전에 완료되어야만 한다. 심지어 다이 소자가 매우 얇게 제작됨에도 불구하고 스페이서 추가와 와이어-본드 루프 프로파일에 의해 생성되는 누적된 스택-업 높이는 모든 패키지 프로파일 요구사항을 충족시키지 못할 수도 있다.

이기종 애플리케이션을 위한 3D PoP

싱글 패키지 아웃라인 내에 메모리와 로직회로를 결합하는 것은 테스트 효율성과 전체 패키지 어셈블리 수율 모두를 위태롭게 하는 경우가 자주 있다. 하나 이상의 미리 패키지된 다이 소자(package-on-package)를 수직적으로 실장하는 것은 다이 적층의 바람직한 대안으로, 특히 멀티플 이기종 반도체 소자가 요구되는 애플리케이션용으로 진화했으며, 유사하지 않은 로직과 memory function을 분리하는 것이 매우 효율적이라고 입증되었다. 로직 다이 소자는 흔히 메모리 소자에 비해 훨씬 더 큰 아웃라인과 더 많은 수의 I/O를 가지고 있다. 이러한 이유로, 베이스 혹은 하부 패키지 섹션은 통상적으로 로직을 수용할 것이고 반면, 로직 다이와 연관된 memory function은 패키지의 상위 섹션에 배치될 것이다. 추가적으로, 패키지 섹션들은 와이어 본드와 플립칩 어셈블리 모두를 활용할 수도 있다. 플립칩 어셈블리는 중요한 패키지 내부 상호연결을 가능하게 하고, 바닥 섹션에 대한 매우 낮은 패키지 프로파일을 제공할 것이다. 그림 3에 도시된 이 디자인은 몰드 재료가 패키지 휨을 최소화하기 위해 하부 섹션 위 인터포저의 가장자리 밖으로 연장하는 것을 가능하게 하고, 상부와 하부 섹션 간의 보다 작고 밀접한 피치 접촉 피쳐를 가능하게 하는 TMV(through-mold-via)를 활용하였다.


PoP 애플리케이션에 2개의 서브스트레이트 인터포저가 필요함에도 불구하고, 개별적으로 테스트된 패키지 섹션을 결합하는 것이 더욱 경제적이라고 증명되어 왔다.
많은 최첨단 3D 패키지 솔루션은 대량 생산시스템으로 구축되기 전에 대량의 엔지니어링 소스가 투입된다. 비록 널리 가용되더라도 일부 변동사항들은 사용하기 전에 개발자와 라이센스 동의가 필요할 것이다.

본드 비아 어레이 PoP 

앞서 설명한 전통적인 PoP 어셈블리 방법의 제한적인 측면을 극복하기 위해, 대안 고밀도 서브스트레이트 상호배선 솔루션이 발달해 왔다. BVA(Bond via array) 프로세스는 하부와 상부 패키지 섹션 사이의 인터페이스 접촉 피치를 상당히 감소시킬 수 있다. BVA 콘셉트의 주요 특징은 상업적으로 이용할 수 있는 유기 기반 서브스트레이트 재료를 이용할 수 있다는 점 그리고 상부와 하부 패키지 섹션 간의 전기적 인터페이스를 제공하는 밀접하게 이격된 협소한 구리-포스트 접촉을 제공하기 위해 전통적인 와이어-본드 시스템을 이용할 수 있다는 점이다. 그림 4에서는 BVA 패키지의 상부와 하부 섹션을 자세하게 보여주고 있다.



다이 실장과 와이어 본드 포스트 형성 이후, BVA 서브스트레이트는 완벽하게 감싸져서, 하부 패키지 반도체를 캡슐화하는 몰드 콤파운드 내부의 얇은 Cu 포스트를 물리적으로 보강한다. 프로세스를 통해 제작된 줄어든 접촉 피치는 PoP perimeter 적층 배열에 훨씬 높은 수의 상호배선을 쉽게 수용할 수 있다. 이 상호배선 기술은 다중-행과 에어리어 어레이, 팬-인 혹은 팬-아웃 형식 어레이 그리고 flat or step 몰드 디자인을 포함한 다양한 3D 패키징 기술에 적합하다. 더욱이, BVA 기술은 기존 와이어-본드 어셈블리 인프라를 활용하여 고밀집도, 수직적 프로파일 상호배선을 가능하게 하며, 상부 및 하부 패키지 프로파일의 다양한 변형을 수용할 수 있도록 Cu 와이어의 길이를 정밀한 높이로 확장시킬 수 있게 한다. BVA PoP 어셈블리 개발자는 해당 프로세스가 솔더볼 구현 PoP 기술 측면에서 현재 가능한 것 보다 더욱 밀접한 피치 간격인 100㎛급의 작은 접촉 피치를 제공하는 잠재력을 가지고 있다고 밝혔다. 
Cu 와이어 접촉은 상부 패키지 섹션의 바닥면과 일치하는 솔더 범프 접촉 위치를 정렬하기 위해 하부 서브스트레이트의 상부면에서부터 확장된다(그림 5 참조). 아울러, 패키지 섹션 사이의 밀접한 연결은 전력 관리에도 기여한다.


진화하는 2.5D 인터포저 기술     

새로운 반도체 제품군들은 오늘날의 유기 서브스트레이트 제조 기술에서 구현하는 것보다 더 많은 상호배선 밀집도 요구에 맞춰 변화하고 있다. 2개의 대체 베이스 재료들은 현재와 미래의 초 고밀집도 패키지 애플리케이션 모두에 더욱 적합하다고 이미 입증되었다. 초 고밀집도 인터포저에 있어서 가장 적합한 물리적인 특성을 가진 2개의 대체 베이스 물질은 실리콘과 글라스이다. 그러나 이 2개의 재료들은 고유의 비아 형성과 증착 방법이 채택되어야만 한다. ‘TSV(through-silicon-via)’는 실리콘 기반 인포터저 내 소형 절삭 및 도금 비아 피쳐들에 적용된다. 이와 비슷하게, 글라스 기반 인포터저 상에 배치된 유사한 피쳐들은 TGV(Though-Glass-Via)라고 불린다. 글라스 기반 인터포저를 공급하기 위한 인프라가 진행되고 있지만, 실리콘 기반 인터포저 공급 인프라는 이미 잘 확립되어 있다.

실리콘 인터포저 제작       

TSV를 2.5D 인터포저와 3D 적층 다이 어셈블리 양쪽 모두에 실용적인 상호배선 솔루션으로 만들기 위해 대량의 리소스가 이미 투입되고 있다. TSV를 대비하여, 작은 직경의 홀이 실리콘 웨이퍼의 한 쪽 면에 먼저 형성된다. 이 작업에 있어서 가장 대중적인 프로세스는 DRIE(deep reactive-ion etching) 프로세스이다. 비아 절삭(ablation) 공정은 거의 수직 홀 구조를 달성하기 위한 2개의 모드 사이에서 반복적으로 번갈아하는 공정인 ‘펄스’ 혹은 ‘시분할 다중’ 에칭으로 알려져 있다. 펄스 에칭 프로세스 동안, 추가적인 화학 침식을 차단하고 비아 측벽 내 부가적인 에칭을 예방하기 위해 패시베이션 층은 자연적으로 비아 측벽 상에 형성된다. 이들 에칭/증착 단계는 절삭이 원하는 깊이에 도달할 때까지 반복된다(그림 6 참조).



실리콘 베이스를 관통하는 모든 방법으로 비아 홀 에칭이 가능하지만, 금속화 공정 동안 비아 충진을 더 잘 촉진시킬 수 있는 예정된 깊이에서 에칭 프로세스를 중단시키는 것이 일반적이다.
비아 충진에 대비하여, 비아 충진 작업 완성에 필요한 추가적인 구리를 전기도금 할 수 있도록 동박 혹은 텅스텐의 시드 층에 먼저 적용된다. 전기도금은 일반적으로 5㎛~20㎛ 범위의 비아 크기에서 적용된다. 웨이퍼의 반대편 표면 상 금속 Cu 충진 비아에 최종적으로 접속하기 위해서, 연삭 및/또는 플라즈마 에칭 공정을 결합하여 이용되고 있다. 그림 7에서 나타내는 바와 같이 표면 상호배선 피쳐들을 제공하기 위해 패턴 도금 공정이 최종적으로 채택되었다. 



낮은 저항과 전도성 때문에, 구리(Cu)는 인터포저 비아와 회로 도금에 있어서 선호되는 합금이다. 실리콘 웨이퍼 표면의 Cu 부품 단자면(랜드 패턴)과 컨덕터 형성에 앞서, 작업자는 우선 웨이퍼 표면의 금속 합금 접착층을 스퍼터링할 것이다. 접착 촉진 금속에는 니켈(Ni), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W) 그리고 티타늄(Ti)가 포함된다. 이들 베이스 재료들은 구리, 금, 주석 그리고 팔라듐과 같은 더욱 전도성 높은 금속에 오버도금된다. 패턴 도금 이후, 남아 있는 얇은 접착층은 실리콘 웨이퍼 표면으로부터 화학적으로 에칭된다. 후속으로, 잔류 전도성 회로 패턴을 절연 및 보호하기 위해 광-이미징 패시베이션 층의 도포가 이뤄진다.

글라스 인터포저 제작  

글라스는 인터포저 애플리케이션에 대한 연구가 활기를 띠고 있다. 실리콘에 비해 유전체 손실이 적고, 자체 비용이 실리콘과 비교해 현저하게 낮기 때문이다. 글라스는 실리콘과 다르다. 글라스 두께, 패널 사이즈 및 형상(원형, 정방형 혹은 직사각형)이 실리콘 웨이퍼에 비해 더 많은 공정 변수를 가지고 있다. 패널 형상과 관련하여, 최대 500㎜ × 500㎜까지의 패널 사이즈는 다이 장착을 위한 보드 레벨 어셈블리 시스템을 활용하는데 있어서 커다란 잠재력을 제공할 수 있다.
TGV를 형성하는 방법에는 레이저(CO2, 엑시머, UV), 정전기 방전, 기계적 드릴링, 화학적 예칭 작업과 이들 공정의 조합이 포함될 수도 있다. 기계적인 드릴링의 경우, 마이크로-샌드블래스팅(micro-sandblasting) 방법이 통상적으로 활용된다. 일반적으로 10㎛은 TGV의 최소 직경으로 간주되지만, 절삭 방법과 시스템 설정에 기반을 두고, 비아는 경우에 따라 크게 만들어질 수 있다.
구리 합금 도금, 은/구리 도금, 은/구리 잉크를 포함한 몇 가지 방법으로 글라스를 금속화할 수 있다. 금속과 글라스 간의 더 나은 접착을 달성하기 위해 표면 처리 및/혹은 일부 계면층이 사용되며, 실리콘과 달리 글라스는 자연 절연 재료이며, 도금 이전에 배리어 층 애플리케이션이 필요치 않다(그림 8 참조).


3D 시스템 레벨 패키지 기술  

시스템 레벨 패키지 발전의 근본적인 원동력은 제품 크기 확대 없이 제품 기능성과 성능을 향상시키는 것이다. 산업계 분석가들은 ‘모바일 전자기기 시장은 계속해서 큰 성장을 보일 것이고, 통신시장 요구 또한 확대되고 있다’고 전망했다. 스마트폰과 태블릿 제품군 개발자는 멀티-코어 프로세서를 이미 채택하였고, 더 큰 memory-to-processor 대역폭을 경험하고 있다. 제조업체들은 크게 확장되고, 빨라진 프로세스 캐파빌리티를 지닌 반도체를 지속적으로 개발하고 있다. 이러한 새로운 세대의 멀티-코어 프로세서는 이전 제품보다 더 높은 I/O를 가지고 있고, I/O 비율 당 다이 소자 아웃라인은 매우 작아졌다. 다이 소자가 균일한 어레이 접촉 패턴을 제공할 수 있음에도 불구하고, 어레이의 접촉 피치를 종래의 유기 기반 인터포저에 실장하기에는 너무 좁다. 새로운 세대의 고밀집도, 파인피치 다이 소자를 상호연결하기 위한 현재 솔루션은 실리콘-기반 인터포저이다.  
실리콘 인터포저 회로 라우팅은 다이 소자 간 매우 근접한 연결을 가능하게 하여 인터페이스 요구사항을 최소화하고, 인터포저와 유기 기반 패키지 서브스트레이트 간의 접촉 피치를 넓혀준다. 개별 다이 소자에 위치한 접촉 피쳐들은 30㎛~50㎛만큼 작은 피치를 가질 수도 있지만 Si 인터포저의 바닥면의 접촉부는 더 넓어진 150㎛~200㎛ 피치로 ‘팬 아웃’이 된다. 그림 9에서는 3D 시스템 레벨 제품군에 적용 가능한 전형적인 실리콘 혹은 글라스 인터포저를 보여주고 있다.


 Si 기반 인터포저의 바닥면에 더 넓어진 피치 접촉 패턴은 유기 기반 패키지 서브스트레이트의 상부면의 리플로우 솔더 어테치에 있어서 월등한 솔더 볼 혹은 솔더 범프 접촉을 제공할 것이다. 실리콘 기반 인터포저에 고밀집도 반도체를 붙이는데 수용되는 방법에는 1) 솔더 리플로우 프로세싱, 2) 열압착 본딩 그리고 3) 어닐링 구리 본드 상호연결이 포함된다(그림 10 참조).

리플로우 솔더링 
인터포저에 미세한 파인피치의 다이를 접합시키기 위한 방법으로는 ‘솔더 캡 처리된’ 구리 포스트 혹은 마이크로 범프 접합이 있다. 솔더 프로세스의 주요 문제에는 리플로우 온도프로파일, 플럭스 활성화 그리고 TAL(time above liquidus) 최적화를 꼽을 수 있다. 다이와 인터포저 간 스탠드오프 치수가 50미크론 이상이 될 수 있기 때문에, 언더필은 사이트 강화를 위해 일반적으로 적용된다. 플럭스 선택 또한 하나의 요인이 될 수 있다. 솔더 프로세스 동안 인터포저 표면에 축적된 일정 수준의 플럭스 잔사는 언더필 내의 과도한 보이드를 촉진시킬 수 있다.

열압착 본드(Cu/Sn/Cu 결합)
맨 처음 정밀한 정렬을 시작으로, 인터포저 웨이퍼에 다이 소자의 실온의 pre-bonding하는 2단계 과정을 거친다. Pre-bond 이후, 인터포저는 고온 및 고압의 어널링 프로세스에 노출된다. 이 결합 프로세스는 노출된 구리 접합 피쳐들 상 얇은 주석-합금 층의 증착을 상당히 강화시킨다. 웨이퍼 인터포저가 거의 400℃까지 가열될 때, 주석 합금 층은 안정된 Cu-Sn-Cu(Cu3Sn) 금속간화합물을 형성하기 위해 나란히 놓인 구리 접합 피쳐들 속으로 완벽하게 퍼진다. 

저온 하이브리드 본드 기술 
패턴화된 금속 합금 접합면과 실리콘 산화 유전체(Cu/SiO-Cu/SiO, Cu/SiN-Cu/SiN 등)의 전기적 인터페이스를 제공하는 이종 혹은 하이브리드 접합 프로세스이다. 이는 훨씬 미세한 접합 피치(<30㎛)로 확장시킬 수 있는 간단한 Cu-Cu 본드 방법이다. 또한, 다이 소자가 실리콘 인터포저에 접합될 때, 어떠한 공기 갭이 남아있지 않아서 표면 간 언더필을 적용할 필요가 없다. 직접적인 본드 상호배선 프로세스는 정렬된 TSV 접합 피쳐들로 제작되어 싱귤레이트된 다이를 결합할 뿐만 아니라 얇은 웨이퍼-투-웨이퍼 결합에도 활용되고 있다. 이를 위한 실제 Cu-Cu 어널링 프로세스는 적정한 200℃ 온도에서 비교적 짧은 노출 시간이 필요하다.

요약 및 결론

개발자들이 앞선 수율 향상을 위해 대체 반도체 패키지 어셈블리 방법을 지속적으로 연구하고 있지만, 고밀집도 및 높은 I/O를 지닌 새로운 세대의 반도체에 중대한 과제들이 남아 있다. 대량생산의 가전제품이 3D 패키지 기술의 유사한 형태로의 이동이 지속되고 있지만, 하이엔드 통신시장은 보다 정교한 솔루션에 의존할 것이다. 새로운 세대의 메모리 제품군은 30미크론 피치와 20,000개의 I/O를 가지고 있으며, 400,000개의 I/O를 지닌 프로세서들이 시장에 진입하고 있다. 이러한 매우 방대하고, 높은 I/O 다이 소자를 상호배선하기 위한 요구사항을 충족하기 위해 분석가 및 산업계 로드맵은 많은 회사들이 실리콘 기반 혹은 글라스 기반 인터포저 기술을 향한 이동을 지속할 것이라고 예견하고 있다. 많은 프로세스 문제들이 해결되어 있지만, 산업계의 이러한 세그먼트에 영향을 미칠 수 있는 상당히 많은 수의 기술적인 문제들이 존재하고 있다. 거대하고 매우 얇은 웨이퍼의 핸들링과 이송, 매우 높은 I/O 다이 소자 정렬과 결합 솔루션 그리고 시스템 레벨 패키지가 최종 제품에 통합될 때, 열 방출 관리 방법 등이 있다.
인터포저 기반 재료 선정에 대한 결정은 프로세스 성숙도, 공급업체의 능력과 비용에 의존될 것이다. 제품 개발을 촉진하기 위해 많은 업체들은 반도체 서플라이체인의 프론트엔드와 백엔드 양쪽에서 공급업체와 파트너 관계를 맺고 있다. 그들은 2.5D와 3D 패키지 기술을 최선두로 가져오기 위해 실용적이고, 견고하고, 높은 수율의 웨이퍼 레벨 인터포저 프로세스를 개발해야 한다는 점을 알고 있다.      
 

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