솔더 조인트의 보이드에 관한 연구가 광범위적으로 진행되어왔으며, 보이드 기능과 관련한 많은 변수의 영향들이 비교 및 대조되었다. 보이드는 솔더페이스트 플럭스, 솔더 파우더 크기, 스텐실 디자인, PCB 디자인, 비아-인-패드 디자인, 표면 마감재, 부품 크기, 리플로우 프로파일, 진공 리플로우, 질소 리플로우 및 기타 파라미터 등으로 변수가 다양하고, 많은 보고서에서는 각각의 변수와 관련된 보이드를 정량화하였다. 결과적으로, 대부분의 이들 변수가 보이드 생성에 미치는 영향에 약간의 차이가 있지만, 변수들이 서로 독립적이진 않았다. 솔더 조인트의 보이드는 복잡한 문제이다. 보이드 발생을 원하는 기준치 이하로 낮추기 위해서는 다양한 접근 방식이 필요한 이유이다. 본고에서는 일반적으로 사용되는 BTC(bottom terminated component)에 대한 보이드 발생 솔루션에 중점을 두고 설명한다. 

 

 

솔더 조인트 내의 보이드는 흔하게 나타나는 현상으로, 솔더 조인트 품질 및 무결성에 문제를 일으키는 원인이기도 하다. 보이드는 전기 신호 품질을 방해하여 신호에 노이즈를 생성하고 부품의 성능에 문제를 일으킬 수 있다. 솔더 조인트 내의 보이드는 저항을 증가시켜 부적절한 열 전달과 잠재적으로 부품 과열을 만들 수도 있다. 이는 특히 LED 및 QFN과 같은 BTC 타입에서 치명적인 품질저하의 원인이 되기도 한다. 보이드는 솔더 조인트의 기계적 약점을 유발하여 조인트 균열을 일으킬 수 있다. 이는 주로 보이드 영역이 매우 넓거나 혹은 보이드가 보드 패드 인터페이스 또는 부품 리드 인터페이스와 같은 평면에 집중적으로 생성되었을 때 발생하는 문제이다. 보이드의 폐해와 상관없이, 보이드는 항상 존재하기에 총 보이드 면적은 최대 허용 한계 미만을 유지해야만 한다. 솔더 조인트의 보이드는 많은 요인에 의해 발생한다. 그림 1에서 이를 보여주고 있다.  

대부분의 경우, 보이드 발생은 함께 여러 가지 요인들이 결합하여 상호작용을 이뤄 나타나는 결과물이다. 그러나 경우에 따라, 보이드는 단 하나의 요인에 의해서 발생하기도 한다. 이 경우 특정 요인의 강력한 영향 때문에 보이드 발생 거동을 변경하려는 노력이 실패할 수도 있다. 계약생산(contract manufacturing) 업계에서 PCB 디자인, 표면 마감재 혹은 부품 유형과 같은 특정 요인을 변경하기란 결코 쉽지 않다. 결국, 보이드 발생을 줄이는 것이 어렵지만, 솔더페이스트, 스텐실 디자인 및 리플로우 프로파일과 같이 제어할 수 있는 요인들을 변경하여 목적을 이룰 수 있다. QFN 부품 열 패드에서 보이드 발생을 최소화하기 위해 스텐실 디자인, 솔더페이스트 및 리플로우 프로파일의 조합을 최적화하는 것이 본 연구의 목적이다. 

 

 

본 실험에 사용된 열 회로 기판은 그림 2에서 보여주고 있다. 실험에 사용한 회로 기판은 0.062인치 두께의 FR4 소재로 만들어졌으며 1oz 에칭 처리된 구리 패드와 ENIG 표면 마감처리가 되었다. 

 

본 연구에는 저-보이드용 no-clean SAC305 Type4 솔더페이스트를 사용했다. 이 솔더페이스트는 다양한 공정 조건에서 잠재적인 보이드 발생을 최소화하는 제품이라고 알려져서 선택했다.

 

레이저 절단 스텐실 2개를 준비했으며, 동일한 개구 패턴으로 만들었지만, 스테인리스 스틸 호일은 서로 다른 두께로 제작했다. 하나의 스텐실은 102μm(4mil) 두께, 다른 스텐실은 127μm(5mil) 두께로 만들었다. 이들 스텐실에는 나노 코팅을 사용하지 않았다. 스텐실 개구 디자인은 그림 3에서 보여주고 있다. 

솔더페이스트 커버리지 영역은 각 QFN 크기에서 60%~70%로 다양했다. I/O 패드에 대한 스텐실 디자인은 구리 패드와 1:1, 패드 너비 + 5mil(toe), 패드 너비 + 10mil(toe) 및 패드 길이 + 20mil(toe)로 다양했다. 모든 경우에 패드 둘레 너비는 동일하게 유지하였다. 스텐실 디자인은 표 1에 요약되어 있다. 

 

 

실험에서는 4mm QFN, 7mm QFN 및 10mm QFN 크기에 중점을 두었다. QFN 주변 패드 페이스트 프린팅의 너비 변경은 열 패드의 적용 범위의 변화와 함께 수행하였다. 이러한 스텐실 수정은 Tafoya, Ramirez 및 O’Neill[9]의 보고서를 검증하기 위해 사용하였다. 이 작업의 목적은 열 패드의 커버리지 영역과 I/O 패드 솔더 조인트 수정을 결합하여 가능한 가장 낮은 범위로 보이드를 최소화하는 것이었다. 

 

 

리플로우 공정은 대기 분위기의 10존 대류 리플로우 오븐에서 수행하였다. 선형 RTS(Linear Ramp to Spike), Short, Short + Soak, Long, Long + Soak을 포함한 다양한 리플로우 프로파일이 테스트하였다. 측정된 리플로우 프로파일 파라미터는 표 2에 표시하였다. 이들 각각의 프로파일은 열 테스트 보드, 저-보이드용 솔더페이스, 3가지 크기의 QFN 부품으로 테스트하였으며, 보이드 영역을 측정하였다. 선형 RTS 프로파일은 다른 프로파일보다 전체적으로 더 낮은 보이드를 보였다. RTS 프로파일은 나머지 작업을 위해 선택하였다(그림 4 참조).

 

 

연구를 위해 10mm, 7mm, 4mm 몸체 크기를 포함한 3가지 크기의 QFN을 사용하였다(그림 5 참조). 

2D X-Ray를 사용하여 각 QFN 열 패드에 대한 보이드 영역과 가장 큰 보이드의 크기를 측정했다. 데이터에 대한 통계 분석을 수행하고 비교했다.

 

 

Tukey`s HSD 테스트를 이용하여 작성된 보이드 데이터 세트에서 데이터를 비교 및 대조하였다. 해당 분석은 여러 데이터 세트가 두드러지게 다른지 또는 통계적으로 유사한지를 결정한다. 이 테스트는 평균을 비교하는데 사용되는 Student`s t-test와 유사하다. Tukey`s HSD 테스트의 결과는 데이터 세트, 여러 데이터 계산 및 보고서를 보여주는 차트이다(그림 6 참조).

Tukey`s HSD 분석은 비교 중인 데이터 세트가 두드러지게 다른지 아닌지를 보여준다. 이 분석은 일반적인 결론을 도출하고 성능 경향을 보여주는 데 사용된다. 

 

1. 2개의 스텐실 두께 각각에 20개의 열 회로 기판을 적용, 총  40개의 회로 기판을 테스트하였다. 

2. 각 QFN 부품 유형 8개를 각 회로 기판에 실장, 보드 당 총  24개 부품을 실장하였다. 

3. 리플로우 이후, QFN 열 패드의 보이드 면적 %와 가장 큰  보이드 %의 크기를 측정했다.

4. 통계 분석 소프트웨어를 사용하여 보이드 데이터를 분석하 고 차트를 생성했다.

 

전체 보이드는 4mil 두께의 스텐실보다 5mil 두께의 스텐실에서 더 적었다(그림 7 참조). 

 

 

 

이 결과에 근거하여, 전체 솔더페이스트 높이를 높여서 보이드를 줄일 수 있다. 이 경우 솔더페이스트 높이는 4mil 두께의 스텐실에서 5mil 두께의 스텐실까지 25% 높아졌으며, 열 패드 보이드는 약 10% 감소했다. 보이드는 열 패드에서 60% 커버리지 영역을 가진 4mil 두께 스텐실보다 5mil 두께 스텐실에서 더 적었다(그림 8 참조). 

 

 

 

커버리지 패턴의 70% 영역의 경우에는 다른 결과가 나왔다(그림 9 참조). 커버리지 패턴의 70% 영역에서 4mil 및 5mil 두께의 스텐실에 대해 보이드가 통계적으로 유사했다.

 

  

 

 

이 결과에 근거하여, 솔더페이스트 커버리지 영역을 60%에서 70%로 늘리면 4mil 및 5mil 두께의 스텐실에서 보이드는 비슷해졌다. 보이드 발생 감소에도 동일한 원칙이 적용된다. 보이드는 스텐실 두께를 두껍게 하거나 솔더페이스트 커버리지 영역을 늘려서 줄일 수 있으며, 2가지 모두 솔더페이스트 체적을 늘린다. 

 

4mil 두께의 스텐실의 커버리지 영역별 보이드를 그림 10에서 보여주고 있다. 보이드 수준은 4mil 두께의 스텐실을 사용한 커버리지의 60%와 70% 영역 모두에서 통계적으로 유사했다. 하지만 5mil 두께의 스텐실에서는 다른 결과가 나왔다(그림 11 참조).

보이드는 5mil 두께의 스텐실을 적용한 70% 커버리지 영역보다 60% 커버리지 영역에서 더 적었다. 이 결과는 스텐실 두께 비교의 결과와 대조된다. 

 

개의 서로 다른 QFN 부품은 그림 12에서 보는 바와 같이 서로 다른 보이드 거동을 나타냈다.

 

  

 

보이드 수준은 4mm QFN에서 가장 높았고, 그 다음이 7mm QFN이었으며, 마지막으로 10mm QFN이 가장 낮았다. 이는 스텐실 두께나 적용 영역에 관련 없이 나타났다. 

 

가장 큰 보이드 차이는 QFN 주변 (I/O) 패드의 토우 측의 솔더페이스트 프린트 너비 변화에서 나타났다. 이는 부품의 유형에 상관 없이 보였다(그림 13 참조).

 

  

 

이러한 경향은 각 스텐실 두께와 결합된 각 커버리지 영역에서도 적용되었다(그림 14 참조).

주변 (I/O) 패드가 패드와 1:1 커버리지(0 오버프린트)로 솔더페이스트 프린팅이 되었을 경우에 보이드가 가장 높았다. 대부분의 이들 비교는 0~5mil의 오버프린트 또는 5~10mil의 오버프린트 사이에서 보이드 발생이 크게 다르지 않음을 보여주었다. 20mil 오버프린트에서 전체적으로 가장 낮은 보이드가 나타나 솔더 프린팅 양을 추가하여 보이드를 줄였다. 

 

  

 

테스트한 많은 변수가 보이드 발생에 영향을 끼쳤다. 보이드를 줄일 수 있는 여러 가지 조건들을 발견하였으며, 다음과 같이 요약할 수 있다. 

▶ 선형 RTS 프로파일은 테스트 된 다른 프로파일에 비해 가 장 낮은 보이드를 생성했다. 

▶ 스텐실 호일 두께를 4mils에서 5mils로 늘리면 보이드가  크게 감소했다.

▶ 5mil 두께의 스텐실을 사용하여, 생성 커버리지 60%의 경 우가 70%에 비해 더 낮은 보이드를 보였다. 

▶ QFN 부품 본체 크기가 커짐에 따라 전체 보이드 발생 면적 이 줄어들었다. 

▶ QFN 경계 (I/O)의 toe를 20mil로 겹쳐 프린팅하면 가장 낮 은 보이드 영역이 생성된다. 이는 스텐실 두께와 커버리지  영역과 관련이 없다는 점을 나타낸다. 

 

본고에서는 QFN 열 패드 솔더 조인트의 보이드가 적절한 리플로우 프로파일과 저-보이드 솔더페이스트 제품을 사용하여 상당히 감소 될 수 있음을 보여주었다. 스텐실 두께를 늘리거나 경계 (I/O) 패드의 toe 부분에 중복 인쇄를 추가하여 스텐실 디자인을 수정하여 보이드 영역을 더욱 줄일 수 있다. 보이드 발생을 가능한 최저 수준으로 줄이기 위해 솔더페이스트 및 스텐실 공급 업체와 협력하는 것이 좋다.   

 

 

 

REFERENCES

[1] T. Lentz, G. Smith, “Fill the Void”, Proceedings of SMTA International, 2016.   

[2] T. Lentz, P. Chonis, J.B. Byers, “Fill the Void II - An Investigation into Methods of Reducing Voiding”, Proceedings of IPC APEX Expo, 2017. 

[3] T. Lentz, “Fill the Void III”, Proceedings of SMTA International, 2017.   

[4] T. Lentz, G. Smith, “Fill the Void IV - Elimination of Inter-Via Voiding”, Proceedings of IPC APEX Expo, 2018. 

[5] T. Lentz, “How Does Surface Finish Affect Solder Paste Performance”, Proceedings of SMTA International, 2018.   

[6] T. Lentz, “Size Matters - The Effects of Solder Powder Size on Solder Paste Performance”, Proceedings of IPC APEX Expo, 2019. 

[7] T. Lentz, “The Effects of Surface Finish on Solder Paste Performance - the Sequel”, Proceedings of SMTA International, 2019.   

[8] G. Smith, T. Lentz, “Root Cause Stencil Design for SMT Component Thermal Lands”, Proceedings of SMTA International, 2019.   

[9] C. Tafoya, G. Ramirez, T. O’Neill, “Assessing the Effectiveness of I/O Stencil Aperture Modification on BTC Void Reduction”, Proceedings of IPC APEX Expo, 2017.