페이스트 볼륨 조절만으로도 신뢰성 높여
중앙 패드 크기, 열 사이클 & 수율 & 일관성에 영향 미쳐
두 개의 QFN/BTC 패키지를 다양한 솔더 페이스트 애플리케이션을 활용하여 대표적인 회로 카드에 설치하였다. QFN/BTC 애플리케이션 및 솔더링에 대한 많은 표준 지침을 따랐으며 솔더 조인트 높이와 형상의 구조를 제어하기 위해 솔더 페이스트 볼륨만 조정하였다. 해당 어셈블리의 실제 솔더 조인트 높이는 스텐실 설계에 따라 예상되는 솔더 조인트 높이와 많은 상관관계가 있는 것으로 나타났다. 본 연구를 통한 관찰 및 결과에 따르면 QFN을 활용할 때 중앙 패드 크기(패키지 대 패키지 비율로 추정)를 무시해서는 안 된다. 본 연구에 사용된 두 패키지 간의 결과에는 분명한 차이가 있었다. 작은 중앙 패드가 있는 부품은 열 사이클뿐만 아니라 제조 공정의 수율 및 일관성 측면에서도 비교적 견고했다. 중앙 패드가 큰 부품은 최적의 솔더 접합을 위한 프로세스 윈도우가 더 좁았고 신뢰성이 떨어지기 때문에 더 많은 주의가 필요했다.
BTC(Bottom Terminated Components)의 활용, 특히 QFN(Quad Flat No-lead) 패키지의 사용이 널리 보급되었다. 이 패키지 유형의 적은 아웃라인과 낮은 높이, 이전 패키징 기술에 비해 향상된 전기 및 열 성능, 저렴한 비용으로 인해 QFN/BTC는 많은 애플리케이션에서 매력을 뿜어내고 있다.
오랜 시간 동안 QFN/BTC 패키지와 관련된 어셈블리 및 검사 프로세스 문제로 인해 신뢰성 높고 안정적인 실제 구현에 관한 관심이 매우 높았다. 중앙 패드와 주변 패드 사이의 솔더 적용 파라미터의 차이는 스텐실 설계를 복잡하게 하고 서로 다른 요구 사항의 균형을 유지하기 위해 특별한 주의를 기울여야 한다.
적어진 QFN/BTC 패키지의 리드, 낮은 스탠드오프 높이로 인해 다른 패키지 유형에 비해 규정 준수가 현저히 적어 QFN/BTC 패키지는 CTE 불일치 문제에 더 취약하다. QFN의 신중한 어셈블리와 적절한 인쇄 회로 기판(PCB) 설계는 전체 설계에 따른 허용 가능한 신뢰성을 높일 수 있다. 그러나 잘 해결되지 않은 한 가지 영역은 다이 대 패키지 크기 비율의 영향과 PCBA에서 해당 요인을 어떻게 고려해야 하는 지이다. IPC-7093은 상대적인 다이 크기와 신뢰성 사이의 반비례 관계를 언급하고 Syed와 Kang은 관계가 비선형적이라는 것을 발견했지만 다이 크기는 부품 데이터시트에 거의 언급되지 않았으며 공급업체 권장 사항에는 이 비율이 조립 요소로 포함되지 않는다.
본 고에서는 두 개의 QFN/BTC 패키지 어셈블리에 사용되는 솔더의 양이 스탠드오프 높이와 열 주기 수명 간의 관계에 미치는 영향을 조사하고 1차 통과 수율과 관련하여 수용 가능한 공정 한계를 결정하기 위해 실험을 진행했다. 선택한 QFN은 이 요소가 프로세스 윈도우에 미치는 영향을 평가하기 위해 패키지 크기에 대한 다이 비율을 다르게 했다. 솔더 조인트 결함 수준과 열 주기 결과는 공정 수율과 신뢰성이라는 두 가지 목표 사이의 균형을 달성하기 위해 제조 파라미터를 조정할 수 있는 능력을 의미한다. 이들 패키지의 최적 설치를 제공하는 프로세스 창을 규정하는데 일조하는 결과를 제시하고자 했다.
QFN 패키지에 대한 PCB 설계 및 조립을 최적화하는 데 사용할 수 있는 풍부한 정보가 있으며 IPC-7093[1]에 잘 나열되어 있다. 이 가이드라인은 많은 주요 부품 벤더 애플리케이션 노트[2][3][4][5][6][7][8]에 있는 권장 사항에 활용되고 있다. 이들 문서는 솔더 조인트의 일반적인 대상 조건과 관련, 일반적으로 주변 랜드에 1:1을 인쇄하고 중앙 패드에서 솔더 페이스트 적용 범위를 20%~50% 줄임으로써 형성되는 2~3mils의 스탠드오프 높이(일부 공급업체는 이 범위 내에서 보다 구체적인 권장 사항을 제공하지만 센터 패드의 솔더링 감소)라는 정의에 대해서는 모두 동의한다. 이러한 파라미터는 일반적으로 상대적으로 견고한 조인트를 형성하면서 높은 1차 통과 수율을 제공한다. 솔더 페이스트 조정을 위한 절충안도 종종 언급된다. 솔더 페이스트의 양을 줄이면 브릿지와 같은 솔더 결함을 눌일 수 있지만, 신뢰성 측면에서 부정적인 영향을 미칠 수 있다. 솔더 양을 늘리면 그 반대의 현상이 나올 수도 있다. 그러나 솔더 체적이 많이 늘어나면 부품이 붕 뜨게 되어 잠재적으로 open 또는 mis-alignment 불량이 발생하는 원인이 되기도 한다.
IPC-7093에서 간략하게 언급하고 있는, QFN 신뢰성에 상당한 영향을 미치는 것으로 입증된 QFN/BTC 속성 중 하나는 다이 크기 또는 다이 대 패키지 비율이다.[9][10][11] 부품 데이터시트에는 일반적으로 다이 크기에 대한 정보가 포함되어 있지 않지만 여러 부품 공급업체의 QFN 샘플에서는 0.27~0.58 범위의 다이 대 본체 비율을 전제에 두고 있다.
회로 카드 어셈블러의 경우, QFN 패키지의 최상의 잠재적인 신뢰성을 보장하는 것과 관련된 대부분은 이미 부품 패키지 자체 및 PCB 풋프린트의 설계를 통해 결정된다. 설계가 어셈블리 지점에 도달하면 작업자는 안정성에 영향을 줄 수 있는 제한된 옵션을 갖게 되며 이러한 옵션은 스텐실 설계에서 두드러진다(스탠드오프 높이 및 솔더 조인트 형성을 고려해야 하기 때문). 스탠드오프 높이는 여러 가지 방법(범핑, 프리폼 사용, 스텐실 수정)으로 제어할 수 있다. 스탠드오프 높이는 IPC-7093 및 부품 공급업체(2~3mil)의 표준 권장 사항 중 하나이지만 필렛 형성도 권장된다.[10][11][12][13] Kim et al.[12]는 필렛 크기를 희생하여 달성된 부품의 스탠드오프 높이를 높일 때 큰 필렛이 선호된다고 결론지었다.
안정성에 영향을 줄 수 있는 QFN 및 실제 구현과 관련된 특성의 수를 고려할 때 작업자가 QFN을 PCB에 올리기 위한 표준 규칙 세트를 적용할 수 있는지 또는 사례별로 평가해야 하는지 여부는 불분명하다. 작업자는 다른 설계 기준에 따라 스텐실 개구를 조정해야 하는가? 아니면 중앙 패드의 표준 20~50% 솔더 감소를 따라야 하는가? 그렇다면 해당 범위에서 가장 바람직한 값은 얼마인가? 혹은 크고 볼록한 필렛을 보장하기 위해 스탠드오프 높이가 희생되도록 솔더 페이스트를 더 많이 낮춰야 하는가?
본 연구에서는 2개의 QFN/BTC 패키지를 이용해 중앙 패드 솔더 페이스트 감소에 따른 제어 가능한 솔더 조인트 높이의 변화 측면에서 솔더 조인트의 견고성을 평가하였다. 이 요인이 영향을 미칠 수 있는 체적과 어셈블리 결함이 중요해질 수 있는 지점을 보여주기 위해 극단적인 수준의 솔더 변동(일반적인 20~50% 감소를 제외함)을 가져갔다.
연구를 위해 선택한 PWB는 상용 QFN/BTC 스타일의 패키지 테스트 보드이다. 보드는 FR-4 에폭시 라미네이트로 제작되어 있으며 양면(이 연구에서는 한 면만 사용됨)이며 두께는 0.062인치이며 동박 위에 HASL 마감 처리되어 있다. 대략적인 X-Y CTE는 11~13ppm/℃이다. 2개의 QFN 유형의 부품 패키지를 사용하였다. 이러한 부품에는 PWB와 일치하는 데이지 체인 회로가 있으며 표 1에서는 파라미터를 표시하고 있다.
이전 테스트 결과를 기반으로 2개 부품을 선택했다. QFN68 패키지는 다이 대 본체 크기 비율이 매우 높으며 다른 열 사이클 테스트에서 상대적으로 저조한 성능을 보였다. 그러나 QFN44 패키지는 다이 대 본체 크기 비율이 낮고 이전 테스트에서는 2520번의 열 주기 후에 불량이 없었다. 테스트에서는 ‘저조한’ 성능 부문을 개선하는 능력과 ‘강력한’ 부문에서의 성능 저하 가능성을 조사할 것이다.
선택한 실험 파라미터와 변형이 테스트 결과에 어떤 영향을 미치는지에 대한 아이디어를 개발하기 위해 시뮬레이션 소프트웨어 패키지를 사용하여 테스트 결과를 예측했다. 그림 2는 시뮬레이션 결과와 이 테스트에 사용할 솔더 조인트 높이에서 QFN68 패키지의 평균 열 주기 생존 기간 예측을 보여주고 있다. 이전 테스트의 결과는 사용된 테스트 보드에 예측 결과를 맞히기 위한 기준선으로 사용하였다.
5mil 스텐실은 그림 3에 표시된 것과 유사한 홀이 있는 솔더 페이스트 애플리케이션에 사용되었지만, 어셈블리 전체의 여러 사이트에 증착된 솔더의 양을 제어하기 위해 기판의 위치에 따라 다르게 했다. 솔더의 양은 QFN/BTC 풋프린트의 중앙 패드에 있는 구멍의 수와 크기에 따라 변화를 주었다. 주변 핀에 적용된 솔더의 체적도 모든 부품 위치에서 유사한 솔더 조인트를 생성(즉, 동일한 양의 토우(toe) 습윤 및 유사한 필렛 모양의 솔더 조인트)하기 위해 조정하였다. 이러한 조인트의 높이는 위치마다 다르다. QFN44 패키지에는 10개의 서로 다른 개구 패턴이 사용하였고, QFN68 패키지에는 14개의 서로 개구 패턴을 적용하였다. 중앙 패드의 솔더 감소 범위는 10%~90%로 하였다. 이 수치는 최소 및 최대 권장 사항을 벗어나지만, 잠재적인 추세를 관찰하기 위해 고의로 수행하였다.
솔더 페이스트(Sn63Pb37)를 자동 스텐실 프린터로 프린팅하고 이어 QFN/BTC 패키지를 솔더 페이스트 증착물에 올려놓고, 테스트 보드를 인라인 대류 리플로우 오븐에 통과시킨 다음 수성 인라인 클리너로 세척했다. 일반적인 RSS(Ramp-soak-spike) 리플로우 프로파일을 적용했다. 완성된 어셈블리는 X-Ray 검사기를 사용하여 브릿지 불량을 검사하고, 보이드 수준을 평가한 다음 연속성 테스트를 수행하여 Open 여부를 확인했다.
하나의 어셈블리는 솔더 조인트 높이를 평가하기 위해 횡단면을 만들었고, 나머지는 열 사이클링을 거쳤다. 부품 불량이 발생하는 시기를 식별하기 위해 테스트 중에 어셈블리를 꾸준하게 전기적으로 관측했다. 공기순환챔버와 -55℃~125℃의 열 사이클을 적용하였다. 챔버에는 온도에 대한 연속 기록 장치가 포함되어 있다. 램프 속도는 4.5℃/min으로 설정하였고, 체류 시간은 15분으로 지정했다.
개별 부품의 불량 시간을 결정하기 위해 전기 연속성 모니터를 사용했다. 테스트는 IPC-SM-785 표준에 따라 수행하였으며, 해당 지침의 Section 4.3.1의 설명대로 짧은 기간의 높은 저항 스파이크로 식별된 오류가 있었다. 선택한 임계값 저항을 초과하는 채널 전류 루프 저항의 변화는 최소 이벤트 지속 시간 제한에 따라 이벤트로 플래그가 지정되었다.
13개의 카드는 각 카드에 총 20개의 QFN44 및 28개의 QFN68 패키지로 제작되었다. 표 2는 단면 측정, X-Ray 검사 및 연속성 검사 결과를 보여주고 있다. 이러한 결과로부터 몇 가지 사항을 알 수 있다. 첫 번째는 최소한의 솔더 감소량이 적용된 QFN68 위치에 ‘Open’ 결함이 존재했다는 것이다. QFN44 패키지는 이러한 Open 결함을 나타내지 않았다. 브릿지는 일반적인 문제가 아니었지만, 무작위로 발생한 것으로 보였다.
보이드 발생 레벨이 상당히 낮았다. 3개 위치에서만 총 보이드가 25%를 초과했으며 이 중 일부는 B1 사이트의 솔더 마스크에 있는 부품의 ‘bottoming-out’에 기인한 것으로 보인다. 일부 부품이 솔더 마스크 위에 놓일 정도로 이 사이트의 솔더 체적이 상당히 낮아서 보이드가 빠져나가는 대신 솔더 조인트에 남아 있게 됨으로써 정해진다.
솔더 조인트 높이와 형상을 평가하기 위한 횡단면 절단을 위해 하나의 테스트 보드를 선택했다. 그림 4와 그림 5는 형성된 솔더 조인트의 대표적인 이미지이다. 스탠드오프 높이가 더 큰 부품(즉, 더 높은 솔더 조인트)에서 toe의 솔더 모양은 약간 오목한 반면, 스탠드오프가 낮은 부품에서는 볼록했다. 이것은 주변 핀 위치에서 스텐실 개구의 크기가 모든 위치에서 일관된 필렛을 달성할 만큼 충분히 보상되지 않았음을 보여준다. 솔더 조인트 Open 결함은 수작업으로 재작업되었으며 열 사이클 테스트를 위해 연결되었지만, 재작업이 신뢰성에 미칠 수 있는 영향을 결정하기 위해 향후 참조를 위해 위치를 기록했다.
QFN 패키지의 솔더 조인트 높이는 일반적으로 중앙 패드에 적용된 솔더의 양으로 정의된다. 본 연구에 사용된 PCB는 HASL 마감 처리되어 있으므로 중앙 패드에 이미 일정량의 솔더가 존재해 있었다. 솔더 조인트 높이(실제 높이)의 단면 측정은 그림 6에서 볼 수 있다. 각 위치에서 예상 값과 비교하였다. 이 데이터는 좋은 경향을 보여주며, 보이는 변동은 HASL의 기존 솔더 체적, 공정 중 적용된 솔더 체적, 단면의 QFN 위치 변동(즉, 패키지의 잠재적 기울기) 등 세 가지 주요 변수에 기인했다.
테스트용 보드를 그림 7과 같은 프로파일을 사용하여 1100회 이상의 열 사이클(-55℃~125℃)에 노출하였다. 지금까지 576개 위치 중 단 4개만 고장이 발생했다. 이러한 실패는 각각 고유한 사이트의 QFN68 패키지에서 발생했지만, 이러한 사이트 중 어느 것도 50% 이상의 솔더 감소(페이스트 적용에 대한 표준 하한)를 초과하는 사이트는 없었다.
부품 X-Ray 검사의 검토는 원래 관심 가지지 않았던 특성 판별의 결과로, 공정 수율에서 부분적으로만 솔더 조인트 일관성을 관찰할 수 있다. 중앙 패드에서 솔더 페이스트 체적이 늘어나면, 스탠드오프 높이가 증가하면 주변 핀 솔더 조인트에서 일관성이 줄어든다. 그림 8은 B12 위치에서의 QFN68의 전형적인 X-Ray 이미지를 보여준다. 여기서 솔더 조인트 체적의 차이가 명확하게 보이지만, 이 위치는 연속성 테스트를 통과했다. B5 위치의 유사한 이미지는 부품 주변에 훨씬 일관된 솔더 조인트를 보여준다. 이에 비해 QFN44의 솔더 조인트(그림 9 참조)는 부품 스탠드오프에 관계 없이 상당히 일관성이 있었다.
두 개의 QFN/BTC 패키지를 다양한 솔더 페이스트 애플리케이션을 활용하여 대표적인 회로 카드에 설치하였다. QFN/BTC 애플리케이션 및 솔더링에 대한 많은 표준 지침을 따랐으며 솔더 조인트 높이와 형상의 구조를 제어하기 위해 솔더 페이스트 볼륨만 조정하였다. 해당 어셈블리의 실제 솔더 조인트 높이는 스텐실 설계에 따라 예상되는 솔더 조인트 높이와 많은 상관관계가 있는 것으로 나타났다.
일반적으로 사용되는 솔더 페이스트의 양이 늘어나면 보이드의 양도 증가한다. 이는 전체 솔더 체적이 늘어남에 따라 휘발성 물질이 빠져나가는 경로가 줄어들고, 휘발성 물질의 전체 양이 증가하기 때문에 나타나는 현상 예상된다. 보이드는 일반적으로 적었고, 솔더링된 영역의 25%를 초과하는 보이드의 경우는 거의 없었다.
지금까지 다양한 솔더 조인트 구성(높이)에 대한 불량률은 시뮬레이션 소프트웨어에서 예측한 것과 달랐다. 특히, 주목할만한 점은 높아진 솔더 조인트 높이에서 QFN68 패키지의 솔더 조인트의 불일치이다. 그림 8에서 볼 수 있는 조인트는 전기적으로 연결되어 있지만, 상대적으로 일찍 고장날 가능성이 있는 약한 조인트 상태를 나타낼 수 있다. 이전 테스트의 이러한 조인트 변형은 시뮬레이션 기준선을 왜곡할 수 있으므로 현재 예측은 모든 조인트가 프로그래밍된 파라미터 내에서 정확히 동일하다고 가정할 수 있다. 열 사이클 생존성에 영향을 줄 수 있는 또 다른 잠재적 영향은 toe 필렛에서 약간의 솔더 조인트 모양 변화이다. 솔더 스텐실은 주변 핀에 적용된 솔더 페이스트의 양을 변경하도록 조정되어 매우 유사한 형상을 갖지만, 정확히 동일하지 않은 솔더 조인트가 생성되었다. 더 짧은 솔더 조인트 높이를 가진 위치에서 약간 더 큰 솔더 조인트는 열 사이클 생존성을 향상시킬 수 있다. 시뮬레이션 소프트웨어에서는 toe 필렛의 크기나 모양을 조정할 수 없었다.
본 연구를 통한 관찰 및 결과에 따르면 QFN을 활용할 때 중앙 패드 크기(패키지 대 패키지 비율로 추정)를 무시해서는 안 된다. 본 연구에 사용된 두 패키지 간의 결과에는 분명한 차이가 있었다. 작은 중앙 패드가 있는 부품은 열 사이클뿐만 아니라 제조 공정의 수율 및 일관성 측면에서도 비교적 견고했다. 중앙 패드가 큰 부품은 최적의 솔더 접합을 위한 프로세스 윈도우가 더 좁았고 신뢰성이 떨어지기 때문에 더 많은 주의가 필요했다. 초기 결과에 따르면 이러한 부품은 중앙 패드의 솔더 페이스트 감소가 50% 이상으로 가장 잘 설치되지만, 프린팅 파라미터 설정에 주의해야 한다.
Bibliography:
[1] IPC-7093, Design and Assembly Process Implementation for Bottom Termination Components, March 2011
[2] Xilinx Application Note, XAPP439, (v1.0) April 11, 2005
[3] Freescale Semiconductor Application Note, AN1902, Rev. 4.0, 9/2008
[4] Cary Stubbles, “Design Guidelines for Cypress Quad Flat No Extended Lead (QFN) Packaged Devices”, Document No. 001-72845
[5] Atmel Application Note, “QFN Package Mounting Guidelines”, AT88RF1354, March 2009
[6] Amkor Application Note, “Application Notes for Surface Mount Assembly of Amkor’s MicroLeadFrame? (MLF?) Packages”, Rev. G., September 2008
[7] Gary Griffin, Analog Devices Application Note, “A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP)”
[8] Actel Application Note, “Assembly and PCB Layout Guidelines for QFN Packages”, AC322, May 2008
[9] Ahmer Syed and WonJoon Kang, “Board Level Assembly and Reliability Considerations for QFN Type Packages”, SMTA International, September 2003
[10] Tong Yan Tee, Hun Shen Ng, Jean-Luc Diot, Giovanni Frezza, Roberto Tiziani, and Giancarlo Santospirito, “Comprehensive Design Analysis of QFN and PowerQFN Packages for Enhanced Board Level Solder Joint Reliability”, Electronic Components and Technology Conference, San Diego. CA. May 2002
[11] Pamela O’Brien, Thomas Koschmieder, “Quad Flat Pack No Lead (QFN) Board Level Reliability Study for Automotive Applications”, SMTA International, 2003
[12] Dong Hyun Kim, Mudasir Ahmad, Sue Teng, “Reliability Study and AF Modeling for SnAgCu Solder Joints and SnPb Solder Joints in QFN Packages”, SMTA Journal, Volume 23 Issue 1, pp. 11-17
[13] Scott Nelson, “Bottom Termination Component Land Pattern Design and Assembly for High Reliability Electronic Systems”, SMTA Journal, Volume 25 Issue 4, 2012, pp. 23-31
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