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이 분야의 최종 입력시간 : 2019-10-03 (목)

3D IC 어셈블리 향상 위한 신규 방법  차세대 3D 패키징은 3차원 적층 반도체 칩 구조를 생성하는 TSV(through silicon via)의 사용이다. 3차원 이기종 집적 반도체 구조는 전력감소, 성능향상 및 소형화 등과 같은 많은 이점을 제공한다.   솔더 페이스트 프린팅 - 품질 보장 방법론 Ⅱ  본고에서는 솔더 페이스트 프린트 프로세스와 자체 대응 검사 프로세스의 퀄리티를 보장하기 위한 방법론을 제시했다.   3D 집적회로 Ⅱ  본고에서는 다양한 3D 집적기술들을 리뷰했고, 3D IC의 주요 집적 과제를 설명하고, 3D IC 프로세스 준비를 검증하기 위해 다양한 광학 및 전기 테스트 구조를 제작해 이야기 하였다.   3D 집적회로 Ⅰ  본고에서는 적층 디바이스 레이어의 생성이 가능하도록 IBM에서 개발한 프로세스 단계와 설계 관점에서 논의한다. 자세하게는 최적 레이어 전송 프로세스에 관해서 설명한다.   솔더 페이스트 프린팅 - 품질 보장 방법론 Ⅰ   높은 수준의 제조 공정을 위해 여러 요구사항들이 나오고 있다. 확실한 것은 확보된 측정 데이터 없이 프로세스를 충분하게 컨트롤하기란 불가능하다는 점이다.   실리콘 기반 SoP 패키지 발전동향 Ⅱ  반도체 진보를 위해 전기적, 열적 및 I/O 스케일링의 기술 로드맵 요구에 확대가능하게 한다. 지속적인 연구와 향상은 언급된 데이터베이스, 실리콘 패키지 제조, 테스트 및 어셈블리를 포함한 우수한 제조 프로세스를 정의하는데 도움을 줄 것이다.   2.5D & 3D 반도체 패키지 기술  개발자들이 앞선 수율 향상을 위해 대체 반도체 패키지 어셈블리 방법을 지속적으로 연구하고 있지만, 고밀집도 및 높은 I/O를 지닌 새로운 세대의 반도체에 중대한 과제들이 남아 있다.   QFN RFIC 패키지와 NSOP 감소  성공적이고 신뢰할만한 와이어 본딩은 오염 없는 표면, 머신의 유지보수, 최적화된 공정 설정 및 최적의 본딩 환경 제공을 통해서 이룰 수 있다.   첨단 세컨드 레벨 어셈블리 분석 기술 2017년 09월호 Full-Field 3D 표면 휨 검사기술 헤드인필로우, 오픈 및 쇼트 문제 해결성 높아  오늘날 광범위하게 사용되는 모든 산업계 표준들에서는 패키지 휘어짐을 특별하게 취급하고 있다. 측정 방법과 일부 허용 가능한 한계의 경우에 패키지가 여전히 신뢰성 있게 어셈블리되는 지를 증명할 수 있다.   모바일폰 업종에서의 표면 마감재 Review  포터블 전자기기의 초창기 디자인 단계에서는 사용될 PWB 표면마감재을 신중하게 선택하고 결정하는 것이 중요하다.   이전 [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] 다음

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